基于SW-LOG-MAP算法的TURBO译码器算法研究和RTL实现

论文摘要

无线通信的快速发展,对无差错数据传送提出了更高的要求,信道编码作为无线通信中的关键技术,发挥着重要的作用。本论文以实现译码延时短,能适应可变码长,译码性能优异的TURBO译码器为目标,深入研究了基于SW-LOG-MAP算法的TURBO译码器的工作原理。本论文首先讨论了卷积码的基本原理,分析了卷积码的MAP译码算法的数学原理,接着讨论TURBO译码器的基础知识,和LOG-MAP算法基础知识。论文深入分析了LOG-MAP算法和SW-LOG-MAP算法各自的译码延后,提出采用SW-LOG-MAP算法作为实现方案。论文用Matlab语言建立行为模型,通过Matlab模型仿真,验证了SW-LOG-MAP实现思路,分析了SW-LOG-MAP算法的误码率性能以及影响误码率性的重要参数。为了获得与硬件设计相关的参数和EDA功能测试矢量,论文建立了基于硬件实现的C语言模型。最后,论文讨论了用Verilog硬件描述语言实现了SW-LOG-MAP-TURBO译码器RTL（寄存器传输层次）的设计思路和实现方法。论文通过EDA功能仿真,验证了RTL设计的误码率,估计了译码延时。根据逻辑综合结果分析了RTL设计数据输出带宽性能,通过与其他类似的已实现的TURBO译码器的对比,证明了RTL设计思路正确,方案可行。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 TURBO 码的研究背景
• 1.2 TURBO 码研究领域现状
• 1.3 论文完成的工作
• 1.4 论文章节安排
• 第二章 基于MAP 译码算法的TURBO 译码器
• 2.1 卷积码基本原理
• 2.1.1 卷积码结构
• 2.1.2 卷积码的生成多项式描述方式
• 2.1.3 最大后验概率（MAP）译码
• 2.1.4 卷积码译码器输入码矢的概率统计特性
• 2.1.5 卷积码MAP 译码算法
• 2.2 TURBO 编解码简述
• 2.2.1 TURBO 编码器
• 2.2.2 TURBO 译码器
• 2.2.3 TURBO 译码中的MAP 算法——改进型BCJR 算法
• 2.2.4 Modified-BCJR 算法的对数域实现（LOG-MAP）
• 2.3 小结
• 第三章 SW-LOG-MAP-TURBO 译码器模型的建立
• 3.1 LOG-MAP 算法的译码延时分析
• 3.2 SW-LOG-MAP-TURBO 译码器
• 3.2.1 SW-LOG-MAP 算法思想的提出
• 3.2.2 SW-LOG-MAP 译码算法思路分析
• 3.2.3 SW-LOG-MAP 译码算法译码延时分析
• 3.2.4 SW-LOG-MAP 算法与LOG-MAP 算法译码延时对比
• 3.3 验证SW-LOG-MAP 算法的Matlab 行为模型的建立
• 3.3.1 建立行为模型的目的
• 3.3.2 后向建立过程计算公式的选择
• 3.3.3 SW-LOG-MAP 行为模型实现框图
• 3.3.4 SW-LOG-MAP 算法实现设想
• 3.3.5 行为模型的测试
• 3.3.5.1 测试目的
• 3.3.5.2 测试环境
• 3.3.5.3 测试结果
• 3.4 基于硬件实现的仿真模型－C 模型
• 3.4.1 建立基于硬件实现的仿真模型（C 模型）理由
• 3.4.2 RTL 设计相关的参数的获取过程
• 3.4.3 验证结果
• 3.5 小结
• 第四章 SW-LOG-MAP-TURBO 译码器RTL 设计
• 4.1 设计思路
• 4.1.1 RTL 设计输入输出信号的确定
• 4.1.2 SW-LOG-MAP 译码器的输入输出
• 4.1.3 RTL 设计总体模块划分思路
• 4.1.4 SW-LOG-MAP 设计思路
• 4.1.4.1 模块功能划分思路
• 4.1.4.2 MMU
• 4.1.4.3 计算公式的展开
• 4.2 SW-LOG-MAP 译码模块的实现
• 4.2.1 组合计算电路
• 4.2.1.1 MAX（）操作符MAX
• 4.2.1.2 基本数学计算电路ACSO
• i(R_k,S_k-1, S ) 计算单元GAMA'>4.2.1.3 （γ|ˉ）ⁱ(R_k,S_k-1, S ) 计算单元GAMA
• k（ S_k ） 计算单元ALPHA'>4.2.1.4 前向递归（α|ˉ）_k（ S_k ） 计算单元ALPHA
• k（S_k ） 计算单元BETA'>4.2.1.5 后向递归（β|ˉ）_k（S_k ） 计算单元BETA
• UNIT'>4.2.1.6 对数似然比计算单元LLR_UNIT
• A'>4.2.2 BRU_A
• B'>4.2.3 BRU_B
• 4.2.4 FRU
• 4.2.5 LLR
• 4.2.6 MMU
• 4.2.6.1 存储器安排
• 4.2.6.2 MMU 对单端RAM 的读写控制实现
• RAM 读写控制的实现'>4.2.6.3 MMU 对A_RAM 读写控制的实现
• 4.3 小结
• 第五章 RTL 设计的EDA 功能验证
• 5.1 EDA 功能验证
• 5.1.1 EDA 功能验证流程
• 5.1.2 基于EDA 功能验证的误码率测试
• 5.1.3 基于EDA 功能验证的SW-LOG-MAP 算法译码延时
• 5.2 逻辑综合结果分析
• 5.2.1 RTL 设计的规模和最高工作频率
• 5.2.2 输出数据带宽估计和讨论
• 5.2.3 和其他类似TURBO 译码器工作频率的对比
• 5.3 小结
• 第六章 总结和展望
• 致谢
• 参考文献
• 个人简历及在学期间研究成果
• 附录
• 附录1：RTL 设计逻辑综合结果
• 附录2：RTL 设计EDA 功能验证中间过程图
• 附录3：Matlab 实现的SW-LOG-MAP 算法程序清单
• 附录4：C 模型结果和Matlab 实现结果的对比图