X型DSP低功耗SRAM的设计与实现

论文摘要

随着集成电路的密度和工作频率按照摩尔定律所描述的那样持续增长,高性能和低功耗设计成为芯片设计的主流。在数字信号处理芯片中,存储器占据了大部分的芯片面积,而且还有持续增加的趋势。这使得存储器中字线和位线的长度也不断增加,增加了延时和功耗。因此对存储器速度和功耗的设计成为DSP设计优化的重点。在深入研究存储器低功耗技术的基础上,分别在系统级和电路级对X型DSP的SRAM进行低功耗设计和优化。运用了传统的存储体分块、字线分割技术以减少负载电容,降低功耗。研究了一种改进的字线脉冲技术,将片内时钟分段,这样可以减少灵敏放大器的工作时间来降低功耗。译码器采用三级静态CMOS译码,设计了一种位线摆幅可调的存储器读写控制电路,取得了很好的功耗优化效果。本文在0.25μm CMOS工艺下,采用全定制的设计方法设计了一款高性能低功耗的SRAM,完成了逻辑设计、版图设计、内建自测试设计以及最终投片验证的完整设计流程。设计和优化了存储电路、译码电路、敏感放大电路。模拟结果表明,本文所设计的全定制SRAM的读写性能和功耗参数有明显改善。在典型情况下对版图进行模拟,数据读取时间为2.49ns,数据写入时间为1.40ns,最大读写功耗约为96.32mw。相对于用编译器产生的SRAM,访问延迟降低了26%以上,平均功耗降低了30%以上。经投片测试,采用该SRAM的DSP芯片工作稳定,性能和功耗达到设计要求。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 数字信号处理器概述
• 1.2 课题研究背景及意义
• 1.3 本文主要工作
• 1.4 论文的组织结构
• 第二章 SRAM 概述
• 2.1 SRAM 总体结构
• 2.2 SRAM 存储单元
• 2.3 SRAM 外围电路
• 2.3.1 译码器结构
• 2.3.2 敏感放大器结构
• 2.4 SRAM 高速低功耗设计相关理论与技术
• 2.4.1 低功耗SRAM 设计
• 2.4.2 高速SRAM 设计
• 2.5 小结
• 第三章 低功耗SRAM 电路设计
• 3.1 SRAM 总体结构及工作时序
• 3.1.1 SRAM 总体结构
• 3.1.2 SRAM 工作时序
• 3.2 数据通路设计与优化
• 3.2.1 预充电及隔离电路
• 3.2.2 灵敏放大器
• 3.2.3 读写控制电路
• 3.2.4 读写控制电路的工作时序
• 3.3 译码通路设计与优化
• 3.3.1 存储器译码电路设计
• 3.3.2 译码电路需要的脉冲电路
• 3.4 控制通路设计与优化
• 3.4.1 自定时电路设计
• 3.4.2 灵敏放大器的使能复制电路
• 3.5 低功耗存储器的功耗分析
• 3.5.1 搭载适合用HSPICE 模拟的存储阵列平台
• 3.5.2 位线摆幅和功耗之间的关系
• 3.5.3 灵敏放大器和功耗之间的关系
• 3.6 小结
• 第四章 低功耗SRAM 版图设计与验证
• 4.1 SRAM 全定制设计流程及工具
• 4.1.1 全定制设计流程
• 4.1.2 全定制设计工具
• 4.2 SRAM 版图布局
• 4.2.1 整体布局与规划
• 4.2.2 存储阵列布局
• 4.3 SRAM 结构化版图设计
• 4.3.1 存储体单元版图设计
• 4.3.2 译码电路版图设计
• 4.3.3 灵敏放大器版图设计
• 4.4 SRAM 版图验证与模拟
• 4.4.1 SRAM 版图验证
• 4.4.2 SRAM 版图模拟
• 4.5 小结
• 第五章 SRAM 的可测性设计
• 5.1 内建自测试设计
• 5.1.1 内建自测试结构
• 5.1.2 SRAM 常见故障分析
• 5.1.3 SRAM 内建自测试算法
• 5.1.4 SRAM 内建自测试电路设计
• 5.2 芯片测试
• 5.2.1 扫描测试思想
• 5.2.2 测试辅助电路
• 5.2.3 投片测试方案
• 5.3 加入测试电路后的功能验证和模拟
• 5.4 小结
• 第六章 结束语
• 6.1 工作总结
• 6.2 工作展望
• 致谢
• 参考文献
• 攻读硕士期间发表的学术论文