基于ASTRO的解码芯片后端设计及方法研究

论文摘要

随着数字芯片规模的不断增大,全定制(Full Custom)设计越来越难以满足设计周期的严格要求。为了跟上市场的步伐,目前的绝大部分数字芯片全部使用了半定制基于标准单元的自动化后端设计。目前国内高校的后端设计水平逐年进步,已经不再满足于“完成设计”,而渐渐转移到了“优化设计”的方向。鉴于此,本文基于电子科技大学VLSI实验室的某超大规模数字解码芯片的后端设计,讨论了在后端设计过程中面对的诸多问题,以及相应的解决方案。解码芯片的规模为百万门级,速度工作在90MHz,基于TSMC 0.18 um 1P6M工艺。芯片内嵌74个较小规模的SRAM模块,芯片外挂载3个较大容量的SRAM芯片。芯片采用了CBGA 432的管壳进行封装。在后端设计过程中主要采用了Synopsys、Cadence、Mentor公司的软件,封装模拟使用了AutoDesk公司的软件。在流程描述之外,本文重点解决了芯片后端设计中所遇到的各种问题,包括时序违规、复杂时钟结构、片外复杂互连、电源网络断路、IR Drop、Electro migration、IP布局布线拥塞等。这些解决方案使得芯片最终通过了静态时序分析,获得了正确的后仿结果,符合项目各项参数要求,并顺利投片生产。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 ASIC 设计领域后端技术的发展及现状
• 1.2 论文背景
• 1.3 本论文的结构
• 1.4 本文的创新点
• 第二章 解码芯片后端设计流程及前端准备
• 2.1 解码芯片后端流程
• 2.2 解码芯片使用的后端工具
• 2.3 芯片的前端准备
• 第三章 解码芯片的时序问题及解决方案
• 3.1 解码芯片的数据流分析
• 3.2 时序分析的重要性及其原理
• 3.2.1 时序分析的重要性
• 3.2.2 时序分析常用工具及其原理
• 3.2.3 时序违规（Timing Violation）的基本原理
• 3.3 后端设计时序分析的问题及其解决方案
• 3.3.1 芯片设计过程中时序违规的解决方案
• 3.3.2 复杂时钟结构带来的问题及解决方案
• 3.4 基于PrimeTime 的解码芯片时序问题解决实例
• 3.4.1 乘法器延时的解决方案
• 3.4.2 外部互连延时的解决方案
• 3.4.3 复杂时钟域的解决方案
• 第四章 解码芯片的电源网络设计及功耗分析
• 4.1 电源网络设计带来的问题及其解决方案
• 4.1.1 电压降（IR Drop）问题
• 4.1.2 电迁移（EM）问题
• 4.1.3 解码芯片的电源网络设计
• 4.2 功耗分析的重要性及其原理
• 4.2.1 为什么要进行功耗分析
• 4.2.2 功耗分析基本原理
• 4.3 解码芯片的电源网络分析及功耗分析
• 4.3.1 使用Astro-Rail 进行电源网络分析
• 4.3.2 使用PrimePower 进行功耗分析
• 4.4 对低功耗技术的一点补充
• 4.4.1 当今低功耗设计的方法及其比较
• 第五章 解码芯片的IP 复用和封装设计
• 5.1 解码芯片中的IP 使用
• 5.2 IP 使用应该注意的问题
• 5.2.1 解码芯片设计中IP 的布局
• 5.2.2 模拟IP 的保护措施
• 5.3 利用AutoCAD 模拟解码芯片的封装
• 第六章 总结
• 致谢
• 参考文献
• 攻硕期间取得的成果