基于DDR Ⅱ的高速大容量数据存储板及其程序设计

论文摘要

随着处理器性能的不断提高,超大规模集成电路的飞速发展,越来越多的应用将需要更大容量、更高速率的存储器来满足其数据存储的需求。目前高性价比DDRⅡ、DDRⅢ存储器已得到越来越广泛的应用,而作为其控制器的IP核以其灵活的适应性、高可靠性、良好的可复用性将成为存储器控制设计的主流。并且控制器的功能也会在以后的应用中不断发展与完善。本文根据“CE-3面目标回波模拟器”的需求,设计了以STRATIXⅡFPGA为逻辑控制核心,以DDRⅡ为高速缓存核心的“高速大容量数据存储板”。该存储板存储量可达136GB,数据传输率可达2.73GB/s,并且可以通过PCI与计算机进行高速的数据交换。此外,为了达到省时、高效、高可靠性和高灵活性等目的,采用了“高性能控制器”IP核作为DDRⅡ高速缓存的控制器并得以实现。程序运行稳定、功能完成理想。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 研究背景及意义
• 1.2 高速缓存国内外发展状况
• 1.3 本文的主要工作和章节安排
• 第二章 数据存储板的总体设计
• 2.1 系统的需求分析
• 2.1.1 固态存储器深度
• 2.1.2 固态存储器速度
• 2.1.3 高速缓存参数
• 2.1.4 主机数据传输
• 2.2 芯片的选择
• 2.3 各模块的结构设计
• 2.3.1 PCI模块的连接框图
• 2.3.2 FLASH模块的连接框图
• 2.3.3 DDRⅡ模块的连接框图
• 第三章 存储板各模块硬件设计
• 3.1 PCI数据传输模块的设计
• 3.1.1 局部总线工作模式
• 3.1.2 本地总线工作方式
• 3.1.3 串行EEPROM
• 3.2 FLASH群组数据存储模块的设计
• 3.3 电源模块的设计
• 3.4 DDRⅡ高速缓存模块的设计
• 3.4.1 DDRⅡ SDRAM简介
• 3.4.2 SODIMM-DDRⅡ的结构
• 3.4.3 SODIMM-DDRⅡ模块原理图设计
• 3.4.4 SODIMM-DDRⅡ模块PCB设计
• 3.5 DDRⅢSDRAM简介
• 3.5.1 DDRⅢ相关电路设计
• 3.5.2 DDRⅡ与DDRⅢ比较
• 第四章 PFGA对DDRⅡSDRAM控制程序的设计
• 4.1 DDRⅡ的功能描述和时序分析
• 4.1.1 DDRⅡSDRAM的基本操作
• 4.1.2 DDRⅡSDRAM的时序控制
• 4.2 QuartusⅡ9.0 中DDRⅡIP核的简介和应用
• 4.3 High Performance Controller IP核的生成
• 4.3.1 HPC IP核的系统级图
• 4.3.2 HPC IP核的生成及参数的含义
• 4.4 测试与结果分析
• 4.4.1 写读控制时序的验证
• 4.4.2 DDRⅡ传输极限速率及误码率测试
• 4.4.3 极限速度及误码率测试结果分析
• 第五章 总结与展望
• 5.1 内容总结
• 5.2 工作展望
• 致谢
• 参考文献
• 作者在攻读硕士学位期间（合作）的研究成果
• 附录