ASIC芯片的层次化后端实现

论文摘要

本文以一个测试芯片的后端设计为例,来介绍一种层次化的布局布线流程的关键技术,以及后端实现过程中一些提高芯片性能的方案。该测试芯片是ZSP信号处理器核的SOC系统芯片,已经完成了在IBM的流片,并已经成功通过系统测试工作。在复杂的设计里,根据该芯片的设计、使用考虑,把设计对象分成多个模块分层次设计,在设计的过程中,要考虑层次之间的关系,顶层模块和底层模块的关系,层次内部的优化等等。在进行整体规划的时候即要考虑边界时序约束的设定,又要考虑布局及接口设计。供电网络的设计要充分考虑电压损耗和电子迁移效应这些因素的影响。作为时序设计的核心,时钟树的综合和优化在层次化流程中有其需要特别设计的地方,而时钟树综合之后要使用真实的时钟而非理性时钟来进行时序分析。在完成了布局及时钟树综合等各阶段的时序收敛之后,将要进行的工作就是根据逻辑关系进行布线。在深亚微米工艺条件下,芯片设计在时序的之外还要考虑到信号完整性,在诸多影响因素之中串扰就是布线后需要解决的主要问题之一。作为时序检查快速有效的手段,静态时序分析可以发现所有微小的时序错误。为了降低复杂性和运行时间,层次化设计可以采用先对各个层次再对整体进行全面的静态时序分析的方法。对于进行到一定阶段的设计,可以通过工程变更的方式对其设计功能或时序进行更改,这种方法可以更好的提高效率,节约成本。一个成熟完整的设计流程及方法是芯片后端设计成功的基本保证,但只有对这个流程进行不断完善和改进,并掌握更多提高性能的技术方法才能满足现在越来越复杂的设计要求和更先进的制造工艺。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 ASIC后端设计的发展背景及现状
• 1.2 课题的来源及特点
• 1.3 论文的结构安排
• 第二章 后端设计流程简介
• 2.1 ASIC后端设计标准流程
• 2.2 后端设计的层次化流程简介
• 2.3 ZSP数字信号处理器测试芯片设计简介
• 第三章 整体规划与布局
• 3.1 层次化的设计结构
• 3.1.1 层次化设计综述
• 3.1.2 层次化设计的时序约束和时序分析
• 3.1.3 整体规划
• 3.1.4 子模块的布局及接口设计
• 3.2 供电网络的设计分析
• 3.2.1 影响供电网络设计的因素
• 3.2.2 供电网络的设计
• 3.3 标准单元的布局及优化
• 3.4 DFM及设计规则的考虑
• 第四章 时钟树综合及优化
• 4.1 时钟树综合原理简介
• 4.1.1 时钟偏斜
• 4.1.2 时钟树综合
• 4.2 层次化设计中时钟树的综合
• 4.3 时钟树的优化及时序收敛
• 4.3.1 时钟树的优化
• 4.3.2 时钟树综合后的时序分析和优化
• 4.3.2.1 时序分析
• 4.3.2.2 时序优化
• 第五章 布线及串扰问题的影响
• 5.1 自动布线原理简介
• 5.1.1 自动布线原理
• 5.1.2 Astro布线流程
• 5.1.3 布线设置和优化
• 5.2 层次化设计的布线
• 5.3 串扰问题对时序的影响及其优化
• 5.3.1 串扰对时序的影响
• 5.3.2 串扰的预防和优化
• 第六章 静态时序分析
• 6.1 静态时序分析原理
• 6.2 层次化设计的静态时序分析
• 6.2.1 层次化的设置
• 6.2.2 分析模式
• 6.2.3 分析阶段
• 6.3 静态时序分析后的时序优化
• 6.3.1 层次化设计中接口部分的时序优化
• 6.3.2 签付时序优化
• 第七章 工程变更的方法及应用
• 7.1 设计功能变更
• 7.1.1 备用门单元的使用
• 7.1.2 网表的改变
• 7.2 时序变更
• 第八章 总结
• 参考文献
• 致谢