一种基于平台的SoPC软硬件协同设计与实现

论文摘要

合成孔径雷达（Synthetic Aperture Radar，SAR）实时成像是距离向与方位向二维匹配滤波过程，可实现全天时、全天候、大面积对地观察和高分辨率成像，在军事、经济和环境等领域有重要应用价值。SAR实时成像数据规模大、计算复杂、处理精度要求高，片上可编程系统（System on a Programmable Chip，SoPC）是基于可编程逻辑器件（Programmable Logic Device，PLD）的SoC，是SAR实时成像系统研究的重要方向。平台是一个软硬件集成的结构，基于平台的设计（Platform-Based Design，PBD）是SoPC的重要设计方法，软硬件协同设计（Hardware-Software Co-design）为其核心技术之一。 本文围绕基于Chirp Scaling算法的SAR实时成像的具体应用，系统地研究了基于平台的SAR实时成像SoPC的软硬件协同设计与实现，对系统模型、平台设计、算法模拟与原型仿真、系统实现、性能优化以及系统评测等相关内容进行了深入的研究： 结合基于平台的SoPC系统的特点，提出了一种多约束处理流图模型（Multi-Constrain Process Graph Model，MCPGM）。增加了虚拟处理节点，用于描述实际应用中软件和硬件实现之间切换所需的通信开销；增加设计余量约束，提供了面向平台应用的设计余量分析；研究了MCPGM的软硬件划分问题。MCPGM具有较强的平台描述能力，适合基于平台的SoPC系统建模。 设计并实现了一种高性能的片内多总线结构的SoPC（Multi-Bus SoPC，MBSoPC），应用MBSoPC实现了SAR实时成像。设计实现了高效的异步总线桥，该桥采用高速异步FIFO实现了数据快速突发传输。研究了可验证设计（DFV）方法，包括DFV状态机、对关联状态机之间设置状态同步点、设计影子寄存器实现不同存储空间的数据映射。DFV设计有效地验证了基于平台的系统设计，显著降低了验证复杂度，提高了验证效率。MBSoPC支持输入和输出并行，实现了高性能的数字信号处理，具有良好的扩展性。实际测试数据表明，片内三PLB总线结构SoPC，在相同的时钟频率条件下，处理性能是单PLB总线结构SoPC的两倍。 基于片内三PLB总线结构的SoPC实现了SAR实时成像Chirp Scaling系统，采用流水线和并行计算技术提高了成像性能。SAR实时成像SoPC系统采用了软硬件协同实现，其中固件实现系统的控制功能，软件完成因子预处理计算，硬件完成实时处理。研究了基于MPI的机群并行算法和性能优化，为SAR实时成像SoPC系统建立了算法设计、系统仿真和成像质量评测体系。详细讨论了SAR实时成像SoPC系统的主要功能单元设计、控制测试子系统以及片上计算流程等。

论文目录

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• 摘要
• Abstract
• 目录
• 第一章 引言
• 1.1 研究意义
• 1.1.1 合成孔径雷达实时成像系统需求迫切
• 1.1.2 SoPC与PBD方兴未艾
• 1.1.3 软硬件协同设计技术亟待发展
• 1.2 本文的主要研究内容
• 1.2.1 SoPC的软硬件协同设计技术
• 1.2.2 高性能SoPC处理平台
• 1.2.3 SAR实时成像SoPC系统设计与优化
• 1.3 论文的主要贡献
• 1.4 论文的组织
• 第二章 概述
• 2.1 合成孔径雷达成像原理
• 2.2 SAR成像算法
• 2.2.1 Range Doppler算法
• 2.2.2 Chirp Scaling算法
• 2.3 SAR成像系统分析
• 2.3.1 基于通用计算机的SAR成像处理系统
• 2.3.2 SAR成像处理专用系统
• 2.4 基于平台的SoPC相关进展
• 2.4.1 SoPC相关概念
• 2.4.2 平台器件
• 2.4.3 片上总线
• 2.4.4 平台开发环境
• 2.4.5 挑战和新技术
• 2.5 软硬件协同设计技术
• 2.5.1 SoPC设计流程
• 2.5.2 系统建模和软硬件划分
• 2.5.3 系统级设计ESL
• 2.5.4 可验证设计DFV技术
• 2.5.5 并行计算技术
• 2.6 本章小结
• 第三章 多约束处理流图模型MCPGM
• 3.1 已有的设计模型
• 3.2 MCPGM模型
• 3.2.1 基于平台的SoPC软硬件协同设计的系统特征
• 3.2.2 MCPGM形式化描述
• 3.2.3 MCPGM的系统设计流程
• 3.2.4 基于MCPGM的软硬件划分
• 3.3 SAR成像Chirp Scaling软硬件实现分析
• 3.3.1 FFT处理单元的实现
• 3.3.2 因子计算和因子补偿的实现
• 3.3.3 SAR实时成像Chirp Scaling系统实时性
• 3.4 本章小结
• 第四章 片内多总线结构SoPC设计
• 4.1 基于平台的SoPC片上总线
• 4.2 多PLB总线结构设计
• 4.2.1 片内多PLB总线结构
• 4.2.2 主从FPGA结构和扩展存储
• 4.2.3 多PLB总线的设计方案
• 4.3 多PLB总线结构关键技术
• 4.3.1 异步总线桥
• 4.3.2 可验证设计DFV
• 4.3.3 总线负载均衡
• 4.4 实时压缩系统平台应用
• 4.5 本章小结
• 第五章 SAR实时成像SoPC算法模拟与并行仿真
• 5.1 曙光刀片服务器并行环境
• 5.2 矩阵转置的并行优化
• 5.2.1 矩阵运算Cache颠簸
• 5.2.2 最优分块和冗余存储策略
• 5.2.3 矩阵存储重映射
• 5.3 并行算法设计
• 5.4 两类应用的并行优化
• 5.4.1 计算密集型并行优化
• 5.4.2 网络密集型并行优化
• 5.5 并行性能分析
• 5.5.1 计算密集型应用
• 5.5.2 网络密集型应用
• 5.5.3 算法整体并行性能分析
• 5.6 并行算法成像质量
• 5.7 本章小结
• 第六章 基于平台的SAR实时成像SoPC系统
• 6.1 SAR实时成像SoPC
• 6.2 SAR实时成像SoPC系统功能单元设计
• 6.2.1 多时钟域设计
• 6.2.2 64位PLB总线和P2P总线桥
• 6.2.3 支持行列双向快速存取的DDR SDRAM控制器
• 6.2.4 FFF阵列
• 6.2.5 DMA控制器
• 6.2.6 因子补偿单元
• 6.2.7 FFT移位控制单元
• 6.2.8 输入输出控制器
• 6.3 控制-调试子系统
• 6.3.1 状态控制寄存器DCR总线环路
• 6.3.2 PCI调试模块设计
• 6.4 SAR实时成像SoPC系统计算流程
• 6.4.1 原始数据和成像参数输入
• 6.4.2 方位向FFT及CS因子补偿
• 6.4.3 距离向FFT及距离补偿因子处理
• 6.4.4 距离向IFFT及因子处理
• 6.4.5 方位向IFFT
• 6.4.6 图像输出
• 6.5 成像系统处理板
• 6.6 本章小结
• 第七章 SAR实时成像SoPC因子计算子系统
• 7.1 SAR成像Chirp Scaling算法因子计算
• s／B_r0及其有限组合变量的数值分析'>7.2 计算矢量C_s／B_r0及其有限组合变量的数值分析
• s／B_r0数值计算精度分析'>7.3 实际系统C_s／B_r0数值计算精度分析
• s／B_r0数值计算精度分析'>7.3.1 C波段SAR中C_s／B_r0数值计算精度分析
• 7.3.2 L波段SAR中Cs／Bro数值计算精度分析
• 7.4 因子计算的统一模型
• 7.5 因子计算单元的软硬件协同设计
• 7.5.1 因子单元的软硬件协同计算流程
• 7.5.2 因子单元的软硬件协同设计
• 7.6 改进因子算法的成像质量评估
• 7.7 本章小结
• 第八章 基于平台的SAR实时成像SoPC系统评测
• 8.1 图像质量的客观评价体系
• 8.2 Chirp Scaling算法成像质量评价的C语言仿真
• 8.3 Chirp Scaling算法成像质量评测结果
• 8.4 Chirp Scaling算法成像效果
• 8.5 SoPC系统运行性能测试
• 8.6 本章小结
• 第九章 总结
• 9.1 论文的主要工作和结论
• 9.2 进一步的研究工作
• 参考文献
• 致谢
• 作者简介