SoC中部分扫描结构可测性设计技术研究

论文题目: SoC中部分扫描结构可测性设计技术研究

论文类型: 硕士论文

论文专业: 微电子学与固体电子学

作者: 谢永明

导师: 时龙兴

关键词: 部分扫描,可测性设计,内建自测试

文献来源: 东南大学

发表年度: 2005

论文摘要: 系统芯片(SoC)的可测性设计分为两大类:嵌入式核(Embedded cores)内部测试结构的设计与优化;系统芯片级的测试设计与优化。本文研究的部分扫描算法,就属于嵌入式核内部测试结构设计与优化的范畴。全扫描的可测性设计方法在芯片面积和性能上的开销较大,而部分扫描可以很好地解决这一问题。考虑到伪随机测试向量的特殊性,本文借鉴确定性测试向量生成的部分扫描算法,在内建自测试环境中,提出一种综合结构分析和可测性分析的部分扫描算法,PSBAST,并运用此算法对ISCAS89 benchmark电路进行计算,并对经计算后得到的部分扫描电路进行故障模拟,最后将模拟结果与全扫描电路和一种仅考虑结构因素的部分扫描算法得到的结果进行详细分析和比较,结果表明:对于伪随机测试向量,相对于全扫描电路和由仅考虑结构因素的部分扫描算法得到的电路,本文提出的部分扫描算法得到的电路,能够在不低于全扫描结构故障覆盖率前提下,大幅度减少测试时间,并能降低测试面积开销。本文最后针对一块SoC芯片(Garfield)的具体设计环境,对上述部分扫描算法进行了改进,在该SoC芯片的三个功能模块中实现了部分扫描结构,并对其进行分析和故障模拟,再将得出的实验数据同全扫描电路进行比较,最后得出结论:由最终改进的部分扫描算法得到的部分扫描电路较全扫描电路,不仅芯片的面积开销降低而且性能(运行速度)也有所提高;同时,改进的部分扫描算法实现非常简单和快速,可以满足工程设计需要。

论文目录:

摘要

Abstract

第一章绪论

1.1 集成电路可测性设计的重要性

1.2 SoC 中的可测性设计

1.3 课题研究的主要内容和论文结构

第二章扫描结构测试概述

2.1 集成电路测试分类

2.2 结构测试

2.3 扫描结构测试

2.4 部分扫描结构测试

2.5 本章小结

第三章BIST部分扫描算法研究

3.1 部分扫描算法

3.2 BIST 架构

3.3 部分扫描算法试验平台

3.4 PSBAST 算法

3.4.1 去除长度大于一的存储单元反馈环

3.4.2 可测性分析

3.5 PSBAST 算法实验结果与分析

3.6 本章小结

第四章Garfield芯片部分扫描设计实现

4.1 Garfield 芯片架构

4.2 Garfield 芯片可测性设计流程

4.3 部分扫描结构实现

4.4 结果分析与比较

4.5 本章小结

第五章总结与展望

5.1 总结

5.2 展望

致谢

参考文献

附录

研究生期间已发表论文

发布时间: 2007-06-11

参考文献

[1].面向移动基带SOC的电源完整性设计[D]. 史鑫龙.西安电子科技大学2018
[2].基于改进EKF算法锂电池SOC估算的研究[D]. 邓青.福建工程学院2018
[3].LED打印机SoC主控系统设计与实现[D]. 于志斌.西安电子科技大学2017
[4].SoC在智能电表设计中的应用研究[D]. 邹旭松.山东大学2012
[5].大规模SoC软硬件划分方法研究[D]. 李全喜.中国科学技术大学2009
[6].基于片上网络的SoC安全防护关键技术研究与设计[D]. 陈松涛.解放军信息工程大学2017
[7].基于FPGA的SoC原型验证平台设计与实现[D]. 余何庆.西安电子科技大学2014
[8].SoC验证系统的设计[D]. 崔浩林.哈尔滨工业大学2009
[9].形式验证在SOC设计中的应用研究[D]. 吕向东.西安电子科技大学2009
[10].基于随机测试的SoC系统级验证方法研究[D]. 何震.武汉大学2004

SoC中部分扫描结构可测性设计技术研究

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