基于FPGA的AES算法快速小面积实现

论文摘要

AES算法是一种分组密码算法,具有极高的安全性能,自提出之日起便成为信息安全领域研究的热点。由于该算法在实现方面具有设计简单,速度快,可并行处理,分组长度可以改变,对处理器结构无特殊要求,不涉及复杂数学运算等特性,使得其选用FPGA实现具有极大的优越性。可是如何设计,使得该算法在FPGA中运行速度更快,占用资源更少,功耗更低一直是摆在国内外学者面前的问题,目前并没有统一的定论。本文针对以上目标,研究了采用FPGA实现AES算法的模型改进方法。将算法中密钥扩展的处理采用FPGA以外的微控制器单片机配合完成,同时采用共享技术实现算法中加密和解密模块共享同一密钥。对于加密和解密模块的设计,从结构上采用基本结构以节省资源,从各个运算步骤上采用数据并行处理,查表等方法以提高运算速度。改进的结果非但满足了实时性的要求,且大大节省了FPGA资源,降低了功耗,为在低端小容量FPGA器件中实现实时AES算法的目标提供了重要的设计参考依据。并且,由于该算法电路数据端口长度最小也是128位,很难直接与外部器件接口相连,因而本设计开发了相应的8位并行输入输出接口电路,通过单片机相配合完成加解数据与密钥扩展数据的传输。最终整个设计用硬件实现,通过了相关的测试调试,使加解密数据结果借助于串口调试器得以显示。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 信息安全发展简介
• 1.2 本课题研究出发点
• 1.3 研究方案的提出及意义
• 1.4 论文主要结构和内容
• 第二章 AES 算法理论体系
• 2.1 AES 算法的提出
• 2.2 AES 算法安全性能分析
• 2.3 AES 算法描述
• 2.3.1 AES 算法整体结构
• 2.3.2 AES 算法圈变换部分
• 2.3.2.1 字节替换部分
• 2.3.2.2 行移位部分
• 2.3.2.3 列混合变换部分
• 2.3.2.4 圈密钥加法部分
• 2.3.3 AES 算法密钥扩展部分
• 2.4 本章小结
• 第三章 AES 算法开发环境
• 3.1 AES 算法开发的软件环境
• 3.1.1 QuartusII 软件介绍
• 3.1.2 Keil uVision 软件介绍
• 3.1.3 Protel 99SE 软件介绍
• 3.2 AES 算法开发的硬件环境
• 3.2.1 Cyclone 系列FPGA 简介
• 3.2.2 MCS-51 系列单片机简介
• 3.3 本章小结
• 第四章 AES 算法设计实现
• 4.1 AES 算法总体设计思路
• 4.2 密钥扩展部分C 语言设计
• 4.3 加解密部分VHDL 语言设计
• 4.3.1 解密部分
• 4.3.1.1 字节替换逆变换InvSubByte（）设计
• 4.3.1.2 行移位逆变换InvShiftRow（）设计
• 4.3.1.3 列混合逆变换InvMixColumns（）设计
• 4.3.1.4 圈密钥加法AddRoundKey（）设计
• 4.3.1.5 解密部分整体bdf 图
• 4.3.1.6 密钥扩展数据在FPGA 中的存储
• 4.3.1.7 解密算法仿真图
• 4.3.2 加密部分
• 4.3.3 共享密钥扩展模块的加解密算法设计
• 4.3.3.1 密钥控制模块
• 4.3.3.2 数据传输端口
• 4.3.3.3 其它相关控制模块
• 4.3.3.4 算法模块图
• 4.4 结论分析
• 4.5 FPGA 器件选型
• 4.6 本章小结
• 第五章 AES 算法硬件开发电路设计
• 5.1 硬件原理图设计
• 5.2 硬件PCB 板图设计
• 5.2.1 PCB 板布局布线的原则
• 5.2.2 PCB 板图设计
• 5.3 本章小结
• 第六章 AES 算法的硬件调试
• 6.1 密钥扩展部分单片机调试
• 6.1.1 C 代码的移植
• 6.1.2 软硬件调试
• 6.2 FPGA 一侧的加解密模块调试
• 6.3 单片机与FPGA 之间通信调试
• 结束语
• 参考文献
• 发表论文和参加科研情况说明
• 致谢