论文摘要
随着集成电路工艺向着深亚微米方向的不断发展,微处理器芯片的速度越来越高,片外时钟已无法满足几百兆赫兹的要求,因此必须设计片内高频时钟发生器。锁相环时钟发生器以其低造价、高性能、易于集成的优点成为工业上设计的主流。此外锁相环电路的设计过程,涉及到信号与系统、集成电子学、版图、半导体工艺等方面,难度比较大。因此,对锁相环进行较深人的研究,掌握其设计和分析方法,完善IP库,为系统设计提供单元模块,是非常必要的。本论文的主要工作是设计仿真微处理器芯片时钟产生系统中的锁相环电路,电路结构采用当前的主流结构--数模混合结构的三阶电荷泵锁相环。鉴频鉴相器电路采用了一种由九个与非门电路组成的经典电路结构,并设置了适当的复位延时,完全消除了鉴频鉴相器的鉴相死区。电荷泵的电路结构也在传统的结构上作了一定的改进,该设计可以有效的减小开关开闭时的电荷共享效应。压控振荡器采用改进的环型差分结构,压控电阻部分是由NMOS管组成的,这使得该压控振荡器具有较好的抗电源噪声能力。环路滤波器选用了二阶无源滤波器结构。此外在论文的前半部分系统地介绍了锁相环的工作原理和数学模型,并在此基础上详细介绍了适用于本设计结构的三阶电荷泵锁相环的线性模型。论文最后利用Hspice仿真软件,在Chartered公司的0.13um CMOS工艺条件下,完成了锁相环电路中几个关键部分—鉴频鉴相器、电荷泵、环路滤波器和压控振荡器的仿真,证明了设计工作的正确性。
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标签：时钟产生论文; 三阶电荷泵锁相环论文; 鉴频鉴相器论文; 压控振荡器论文; 电荷泵论文;