64位1.47GHz高性能整数加法器的研究与设计

论文摘要

本文面向X流处理器的应用需求设计了一款64位高性能整数加法器,为了能够使它获得较快的速度并达到较小的版图面积,本文采用全定制设计方法并结合动态多米诺逻辑进行设计。本论文的主要工作包括:一、设计并实现了一款64位高性能整数加法器,采用全定制设计方法并结合动态电路进行设计。版图的最终模拟结果表明,在130纳米工艺,SS条件下测得关键路径的延时约为680ps。通过将本设计与其它的64位加法器设计进行对比分析后得知,本设计在速度、面积和功耗方面均具有较好的性能优势。二、由于动态电路是一种高速的且对噪声影响相对敏感的电路,本文针对噪声形成的原因,深入地分析了动态结点上引入的噪声可能对电路性能造成的不利影响。根据动态多米诺逻辑的特点,本文提出了一种优化多米诺逻辑的方法一偏斜CMOS逻辑优化法,该方法使多米诺逻辑在速度和噪声容限方面进行了很好的折中,从而使得它不仅可以具有较快的速度,而且具有较好的抗噪声能力。三、为了找到能够实现高速加法器电路的设计结构,本文对目前流行的并行前缀算法及其实现的几种先进的“进位树”结构进行了深入地分析和研究。经过研究发现,传统的Han-Carlson树在逻辑级数、布线通道和最大扇出方面都具有相对较优的性能。在此基础上,本文提出了对传统Han-Carlson树进行改进的办法,使改进后的进位树的性能进一步提高。此外,本文还对Han-Carlson树的电路实现形式进行了讨论,为了保证加法器的整体性能,本文还对加法器的电路结构进行了大量的研究和优化工作。四、采用层次化全定制版图设计流程进行加法器的版图设计,为了达到较优的性能及较小的面积代价,本文通过精心、细致的布局规划对版图的形状和大小进行了反复的调整和优化,并最终使设计达到了要求。另外,对深亚微米工艺下长互连线的延时优化技术进行了深入的分析,这些技术对于减小由长互连线造成的大延时具有很好的效果,因而得到了广泛地应用。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题研究背景
• 1.2 课题研究内容
• 1.3 本文组织结构
• 第二章 并行前缀加法器算法分析
• 2.1 加法器相关研究
• 2.2 并行前缀算法分析
• 2.3 并行前缀加法器的研究与比较
• 2.4 本章小结
• 第三章 64位整数加法器结构设计
• 3.1 静态门与动态逻辑在应用上的比较
• 3.1.1 静态门的特点与应用
• 3.1.2 动态逻辑的特点与应用
• 3.2 整数加法器功能设计
• 3.2.1 信号定义
• 3.2.2 无符号加/减运算
• 3.2.3 有符号加/减运算
• 3.3 加法器电路结构设计
• 3.3.1 64位Han-Carlson树形结构的改进
• 3.3.2 进位树结构设计
• 3.3.3 四位串行进位加法器结构设计
• 3.3.4 时钟分布网络设计
• 3.3.5 判“溢出”逻辑设计
• 3.3.6 符号位“扩展”逻辑设计
• 3.3.7 “异或”与“同或”逻辑设计
• 3.3.8 总体电路设计
• 3.3.9 模拟与分析
• 3.4 本章小结
• 第四章 信号完整性问题的分析及相关考虑
• 4.1 电荷泄漏
• 4.1.1 电荷泄漏产生的原因
• 4.1.2 电荷泄漏对电路造成的影响
• 4.1.3 常用的解决办法
• 4.2 电荷分享
• 4.2.1 电荷分享产生机理
• 4.2.2 电荷分享对电路造成的影响
• 4.2.3 常用的解决办法
• 4.3 电容耦合及其影响
• 4.4 本设计的相关考虑
• 4.5 本章小结
• 第五章 加法器层次化全定制版图设计与互连延时优化分析
• 5.1 全定制版图设计流程
• 5.2 版图布局规划与设计
• 5.2.1 版图布局规划
• 5.2.2 单元版图设计
• 5.2.3 全局版图设计
• 5.3 长互连线延时优化技术分析
• 5.4 加法器版图模拟与分析
• 5.5 本章小结
• 第六章 结束语
• 6.1 课题工作总结
• 6.2 未来工作展望
• 致谢
• 参考文献
• 作者在学期间取得的学术成果
• 作者在学期间参与的科研项目