并行分组密码处理结构研究及指令系统设计

论文摘要

传统上,实现、应用密码算法运算可采用专用集成电路和通用处理器两种途径,前者的优点是处理速度非常快,其缺点是灵活性差,设计周期长、投资较大等;利用后者的密码实现方式通常灵活性比较高,但缺点是密码运算处理速度较慢,与专用芯片差距还很远,难以满足网络通信等方面的需求。本文针对上述矛盾,研究能高效灵活实现各类密码运算的密码处理结构。论文在分析分组密码操作特点基础上,提出了一种适合分组密码运算的并行处理结构,支持了字并行和亚字并行处理,并进行了微结构设计,实现了一款分组密码协处理器,其兼顾了通用处理器的灵活性以及专用密码芯片的高性能两方面优点,实现了完善的系统控制能力、高效的密码运算能力和灵活可配置的算法处理能力。从提高并行度角度出发,为使用频率非常高的密码操作,包括S盒、置换、模乘、模加等九种运算设计了专用指令。这些指令通过分裂、组合、绑定等设计,开发了单条指令内部及多条指令间的并行性,提高了密码处理性能。设计了基于FPGA的硬件测试平台,通过在该平台上进行单元级验证和系统级验证,保证了密码协处理器功能的完备性和正确性。最终该协处理器基于0.18μm CMOS工艺标准单元库进行了ASIC设计综合,并与其它软/硬件实现方式进行了性能比较。总之,该协处理器具有指令操作效率高、指令级并行度高和算法适应面广的特点,可以灵活、高效地实现分组密码算法,是一种实现分组密码处理的新模式。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 研究背景
• 1.2 国内外研究现状
• 1.3 课题研究内容及本文创新点
• 1.3.1 研究内容
• 1.3.2 本文创新点
• 1.4 论文结构安排
• 第二章 分组密码算法的操作特点分析
• 2.1 分组密码的基本运算
• 2.1.1 比特置换操作
• 2.1.2 移位操作
• 2.1.3 S盒代替
• 2.1.4 有限域乘法
• 2.2 分组密码的处理特征
• 2.2.1 分组密码处理的并行性
• 2.2.2 分组密码处理的数据相关性
• 2.2.3 典型算法并行性与数据相关性分析
• 2.3 分组密码处理的存储特性
• 2.3.1 S盒存储特性
• 2.3.2 数据存储特性
• 2.4 本章小结
• 第三章 并行分组密码处理结构研究与设计
• 3.1 密码处理体系结构模型研究
• 3.2 密码处理的结构并行化设计
• 3.2.1 字并行
• 3.2.2 亚字并行
• 3.2.3 并行寄存器堆结构
• 3.3 微结构设计
• 3.4 本章小结
• 第四章 并行分组密码协处理器指令系统设计
• 4.1 指令操作设计
• 4.1.1 移位指令
• 4.1.2 置换指令
• 4.1.3 S盒代替指令
• 4.1.4 逻辑运算指令
• 4.1.5 模运算指令
• 4.2 指令构成设计
• 4.2.1 S-Type指令设计
• 4.2.2 B-Type指令设计
• 4.3 寻址模式设计
• 4.4 本章小结
• 第五章 并行分组密码协处理器指令集
• 5.1 Short指令
• 5.1.1 S盒代替指令
• 5.1.2 短移位指令
• 5.1.3 模加/减/PHT指令
• 5.1.4 有限域乘法指令
• 5.1.5 逻辑运算指令
• 5.1.6 模乘运算指令
• 5.1.7 数据传输指令
• 5.2 Long指令
• 5.2.1 长移位指令
• 5.2.2 置换指令
• 5.3 Very Long指令
• 5.3.1 立即数操作指令
• 5.3.2 S盒配置指令
• 5.3.3 有限域乘法配置指令
• 5.3.4 128位置换配置指令
• 5.4 Control指令
• 5.4.1 计数值比较指令
• 5.4.2 计数器操作指令
• 5.4.3 JUMP指令
• 5.4.4 CALL指令
• 5.4.5 RET指令
• 5.4.6 标志寄存器操作指令
• 5.5 本章小结
• 第六章 验证及性能评估
• 6.1 验证平台
• 6.2 验证流程
• 6.2.1 指令验证流程
• 6.2.2 系统验证流程
• 6.3 验证结果
• 6.4 性能评价
• 6.4.1 ASIC实现结果
• 6.4.2 指令执行性能
• 6.4.3 协处理器性能
• 6.5 本章小结
• 第七章 总结与展望
• 7.1 总结
• 7.2 展望
• 参考文献
• 附录A
• 附录B
• 作者简历 攻读硕士学位期间完成的主要工作
• 致谢