千兆以太网中低电压高速模数转换器设计研究

论文题目: 千兆以太网中低电压高速模数转换器设计研究

论文类型: 博士论文

论文专业: 微电子学与固体电子学

作者: 陈诚

导师: 任俊彦

关键词: 模数转换器,折叠,内插,电路建模,分布式采样保持电路,比较器,失调平均,温度计编码,格雷编码,千兆以太网

文献来源: 复旦大学

发表年度: 2005

论文摘要: 随着数字化时代的到来,人们对以太网的数据传输率要求不断提高。现有快速以太网的10Mbps和100Mbps数据传输速率已不能满足许多应用的要求。因此,IEEE组织早在1996年就开始制订千兆以太网的相关传输标准,至1998年和1999年分别出台了基于光纤和5类非屏蔽双绞线的千兆以太网传输标准。 在基于5类非屏蔽双绞线千兆以太网模拟前端电路中,需要四个7—8比特分辨率、125MHz采样速率的高速模数转换器(ADC)把接收到的模拟信号转换成数字信号。而在便携式数字示波器中也能见到高速模数转换器的身影,其分辨率为8比特、采样速率在100MHz以上。同时,高速中等分辨率的模数转换器在液晶显示驱动、雷达、硬盘驱动电路等方面也有着广泛的应用。 作为混合信号系统芯片设计中的一个瓶颈,高速模数转换器消耗大量的芯片面积、功耗和设计时间。在众多种模数转换器电路结构中,折叠内插结构具有高速、低功耗、面积小及易与数字工艺兼容等优点。在90年代中期以前,折叠内插结构的模数转换器基本上都是用双极型工艺实现的。由于CMOS工艺的发展和设计技术的提高,现在用CMOS工艺实现的折叠内插模数转换器越来越多。随着集成电路朝SoC的趋势发展,要求模数转换器在系统芯片中嵌入化。尽管折叠内插结构模数转换器相对而言具有面积小的特点,但已有的研究结果显示,大多数的面积仍然在1mm~2左右或者更大,不利于模数转换器的嵌入式应用。 基于上述研究背景,本论文对用于千兆以太网全集成8比特分辨率、125MHz(可工作在200MHz)转换速率、小面积模数转换器进行了设计研究。主要工作如下: (1) 设计了一个独创的采用全晶体管实现的折叠电路。与传统的采用电阻负载的折叠电路相比,该全新的折叠电路完全用晶体管代替了电阻负载。在共模输出电压方面,全晶体管实现的折叠电路具有更好的电源电压抑制能力,而且没有采用电阻负载,折叠电路的共模输出电压以及增益对工艺的偏差并不敏感。因此,后级电路不必要求有很宽的输入范围,可以运用较简单的电路结构及较小的晶体管尺寸。晶体管负载相对于电阻负载占用的芯片面积更小。这些都有助于减小整个模数转换器的功耗和占用的面积。 (2)采用分布式采样保持电路。与单独的采样保持电路相比,分布式采样保持电路更适合于折叠、内插等结构的模数转换器,且对电容的线性度要求不高,可以用MOS管栅电容实现,节省面积。另外,除了时钟电路变复杂外,后者在线性区域、动态性能、功耗等方面都优于单独的采样保持电路,且可以与预放大电路结合在一起,使得折叠内插模数转换器的结构更紧凑。

论文目录:

目录

图汇总

表汇总

致谢

摘要

Abstract

第一章 引言

1.1 论文动机

1.2 高速模数转换器的应用

1.2.1 千兆以太网

1.2.2 液晶显示驱动

1.2.3 数字示波器

1.2.4 雷达

1.2.5 硬盘驱动

1.3 模数转换器发展趋势

1.4 论文的主要工作及组织结构

参考文献

第二章 模数转换器概述

2.1 模数转换器参数定义

2.2 影响性能的因素

2.2.1 信号源热噪声(Thermal Noise)

2.2.2 孔径抖动(Aperture Jitter)

2.2.3 阈值失调

2.2.4 比较器再生时间

2.3 模数转换器算法分类

2.3.1 高速、低(或中)等精度模数转换器

2.3.2 中速、中等精度模数转换器

2.3.3 中(或低)速、高精度模数转换器

2.4 高速模数转换器结构分类

2.4.1 全并行(Flash)

2.4.2 两步式(Two Step)

2.4.3 流水线(Pipeline)

2.4.4 内插(Interpolating)

2.4.5 折叠(Folding)

2.4.6 时间交错(Time Interleaved)

2.5 本文的模数转换器结构

参考文献

第三章 折叠内插技术

3.1 折叠技术

3.1.1 相加折叠

3.1.2 模拟或折叠

3.1.3 乘法级联折叠

3.1.4 相加级联折叠

3.1.5 动态性能

3.2 内插技术

3.2.1 电压内插

3.2.2 电流内插

3.2.3 有源内插

3.2.4 级联内插

参考文献

第四章 结构级设计

4.1 单级折叠内插

4.2 分布式采样保持电路

4.3 失调平均(Offset Averaging)

4.4 系统结构

4.4.1 系统时序

参考文献

第五章 电路级设计

5.1 参考电压产生电阻串

5.2 预放大电路与采样保持电路

5.3 折叠电路

5.4 内插电路

5.5 比较器

5.6 编码电路

5.7 粗量化器

5.7.1 位同步(Bit Synchronization)

5.7.2 模拟预处理电路和比较器

5.8 其它电路

5.8.1 时钟电路

5.8.2 偏置及参考电压

5.8.3 退耦电容

5.9 仿真和验证结果

参考文献

第六章 版图设计

6.1 系统版图结构

6.1.1 布局

6.1.2 保护环

6.1.3 匹配

6.1.4 布线

6.2 单元模块的版图设计

6.2.1 参考电阻串

6.2.2 预放大与采样保持电路

6.2.3 折叠电路

6.2.4 比较器

6.3 整体芯片照片

参考文献

第七章 测试

7.1 静态性能测试

7.2 动态性能测试

7.3 PCB设计

7.3.1 模拟信号输入

7.3.2 时钟输入

7.3.3 参考电压及偏置

7.3.4 输出驱动

7.3.5 布局布线

7.4 测试环境

7.5 测试结果及分析

7.5.1 静态性能

7.5.2 动态性能

7.5.3 性能比较

7.5.4 结果分析

参考文献

第八章 结束语

8.1 结论

8.2 未来工作展望

附录 设计流程

参考文献

发表作品列表

论文独创性声‘明

论文使用授权声’明

发布时间: 2005-09-19

参考文献

• [1].一种高速数据存储方法的研究[D]. 张杰.中国科学技术大学2013

相关论文

• [1].低功耗低电压CMOS流水线摸数转换器的结构研究与实现[D]. 李建.复旦大学2008
• [2].高速串行通信中的时钟恢复技术[D]. 郭淦.复旦大学2005

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