65nm工艺下嵌入式SRAM技术的研究与实现

论文摘要

静态随机访问存储器(SRAM)作为最重要的存储器之一,广泛应用于CPU的高速缓存和片上系统SoC。随着集成电路工艺尺寸的不断缩小,芯片的集成密度不断增大,存储器呈现高性能、大容量的发展趋势。容量规模的增长使得SRAM数据访问延时变大,同时也导致漏流功耗增加,因此设计高速低功耗SRAM存储器的已成为高性能CPU和片上系统设计的关键技术之一。本文对65nm工艺下嵌入式SRAM的技术进行了研究,基于DSP芯片对SRAM的应用需求,重点研究大容量高速低功耗SRAM、双端口高速SRAM的设计与实现,并对SRAM的低漏流技术进行了研究,具体包括:1.以1MB 600MHz的二级Cache为设计目标,从整体布局结构所采用的分体策略到各模块电路的实现均进行优化设计,通过对三种分体存储器的性能参数进行比较,选出最优规格的存储器为4096x32,以此来构建二级Cache,在对大容量存储器的读写电路进行分析时,重点研究敏感放大器并提出一种带漏流控制的改进型放大器,使得读出延时降低30.364ps。2.为实现高速SRAM的设计目标,在双端口SRAM设计中,提出了专有的读写策略和译码策略,对全定制设计的存储器进行时序和功能验证后,与由Memory Compiler生成的SRAM进行性能对比,输出延时和功耗分别降低了22.7%和10.5%,工作频率达1.2GHz。3.在对SRAM的低漏流技术研究时,首先从存储阵列结构上进行分析,研究了独立分体、位线分段和字线脉冲三种结构在降低漏流上的原理,然后对多种存储单元进行漏流分析,找出降低漏流的方法,如在7T存储单元中,提出了虚拟电源这一新型的低漏流技术。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题的研究背景
• 1.2 相关技术研究
• 1.2.1 SRAM存储结构
• 1.2.2 SRAM存储单元
• 1.2.3 大容量SRAM设计技术
• 1.2.4 高速SRAM设计技术
• 1.2.5 低功耗SRAM设计技术
• 1.3 课题研究内容和意义
• 1.4 本文的结构
• 第二章 1MB 600MHz 二级Cache设计技术的研究与实现
• 2.1 引言
• 2.2 整体布局结构
• 2.2.1 分体策略
• 2.2.2 存储体比较选择
• 2.3 存储布局
• 2.3.1 存储阵列
• 2.3.2 存储单元
• 2.4 译码电路
• 2.4.1 译码策略
• 2.4.2 预译码
• 2.4.3 二级译码
• 2.5 读写电路
• 2.5.1 敏感放大器
• 2.5.2 位线预充及列选电路
• 2.5.3 字节读写控制
• 2.6 可靠性设计
• 2.6.1 行冗余
• 2.6.2 列冗余
• 2.6.3 行列冗余比较
• 2.7 实现结果
• 2.8 本章小结
• 第三章 1.2GHz双端口一级Cache技术的设计
• 3.1 引言
• 3.2 整体布局结构
• 3.2.1 存储单元
• 3.2.2 电路结构
• 3.2.3 读写策略
• 3.2.4 读写时序
• 3.2.5 版图布局
• 3.3 电路模块设计
• 3.3.1 译码电路
• 3.3.2 地址锁存
• 3.3.3 时钟电路
• 3.3.4 读写电路
• 3.4 功能与时序验证
• 3.4.1 写时序
• 3.4.2 读时序
• 3.4.3 译码时序
• 3.5 实现结果
• 3.6 本章小结
• 第四章 DSP芯片低功耗SRAM技术的研究
• 4.1 引言
• 4.2 存储阵列低功耗技术
• 4.2.1 独立分体结构
• 4.2.2 位线分段结构
• 4.2.3 字线脉冲结构
• 4.3 存储单元低漏流技术
• 4.3.1 7T存储单元
• 4.3.2 8T存储单元
• 4.3.3 10T存储单元
• 4.4 本章小结
• 第五章 结束语
• 5.1 工作总结
• 5.2 研究展望
• 致谢
• 参考文献
• 作者在学期间取得的学术成果