导读:本文包含了多处理器设计论文开题报告文献综述及选题提纲参考文献，主要关键词:GPU,混合渲染,带宽压缩,后处理
多处理器设计论文文献综述
霍家道,王桂强,李祥震[1]（2019）在《面向高端应用的国产图形处理器设计》一文中研究指出论文提出了一款自主架构的面向高端应用的高性能图形处理器(GPU)设计方案,给出了组成架构和性能参数,针对该设计中的混合渲染架构、显存带宽压缩等关键技术,进行了分析和设计,该方案已应用于国产GPU JARI-G12设计,完成了功能性能测试,应用前景广阔。(本文来源于《2019年船舶电子自主可控技术发展学术年会论文集》期刊2019-11-01）
陈雪坤,扈宏杰[2]（2019）在《基于PC104+的转台信号处理器设计与实现》一文中研究指出为了解决传统"金手指"式PCI板卡与总线连接不可靠的问题,进一步提高转台控制系统的可靠性,设计了一种基于PC104+总线的嵌入式转台信号处理系统。该系统以CH365桥路芯片实现嵌入式计算机和信号处理板间的PCI通讯;以DSP和FPGA为信号处理核心,完成多路码盘信号的实时采集及多路DA信号的输出;具有集成度高、实时性好、可靠性高的特点。(本文来源于《自动化与仪表》期刊2019年09期）
王萌[3]（2019）在《基于混合互连架构的众核处理器设计》一文中研究指出随着集成电路的发展,单个芯片上可集成的处理核心越来越多。与单核相比,多核系统拥有更高的能源效率和计算性能,但不同核心的数据拷贝会导致缓存一致性问题。随着核心数量的增长,系统结构由多核变为众核,维护一致性需要的硬件开销和网络流量迅速增长。同时,由于大多数应用中核心节点的数据交互是非全局的,而常规片上网络的节点却是全局访问,因此众核的片上网络设计也存在冗余。针对多数应用中节点非全局交互的特点,文章实现了一种横纵路独立、数据全局共享的低功耗众核处理器。该处理器主要采用数据共享方案,设置分区排布、全局共享的数据缓存结构,系统的每个节点核心包含统一的对外接口,核心间的数据缓存可以相互访问。面向节点非全局交互应用,还设计了横纵路区分的片上网络结构和加速邻近核心数据交互的局部互连结构。同时,由于众核结构中多个核心同时运作会引起高发热,因此设计中加入了基于Power Gating关断技术的低功耗解决方案,使系统的每个节点核心可灵活地工作在高性能模式、精简模式和睡眠模式。首先使用System Verilog语言对设计进行硬件实现,然后使用Verilog Compile Simulator工具对系统及各模块进行功能仿真,再通过Design Compiler工具进行综合,最后使用Prime Time PX工具进行功耗分析。因为系统采用数据全局共享方案,省去了维护缓存一致性的目录等结构,设计的数据缓存部分可以节省10.96%到34.686%的硬件开销。众核处理器在8*8规模下与单个核心相比有29.157倍的性能提升。此外,由于系统加入了低功耗设计,节点核心在精简模式下可降低40.3 84%的功耗,在睡眠模式下几乎不产生功耗,整个系统的功耗会随着应用中简单运算占比的增加而降低。(本文来源于《西安理工大学》期刊2019-06-30）
盛启隆[4]（2019）在《基于RISC-V架构的双发射微处理器设计与实现》一文中研究指出随着嵌入式应用的不断发展,嵌入式微处理器的性能已经受到广泛关注,对于某些特定高效的应用场景,单发射微处理器已经逐渐不能胜任。同时RISC-V作为开源指令集并以其独特的优势已逐渐被广泛采用。因此针对嵌入式应用的特点及问题,开发一款面向嵌入式应用、基于RISC-V架构的双发射微处理器具有重要的价值和意义。通过对嵌入式微处理器性能需求的分析,基于RISC-V架构、采用六级流水结构设计了一款按序发射的双发射微处理器,该微处理器带有分支预测和缓存(Cache),支持RV32IMF指令集。其分支预测采用Gshare预测方案,每个时钟周期都对两条指令进行预测,从而降低分支预测失误率;指令Cache和数据Cache都采用两路组相联的映射方式,替换方式采用最近最少使用替换策略,数据Cache的写操作采用写回策略,Cache组织方式有效地降低了 Cache的缺失率,缩短了微处理器的访存时间。该微处理器采用指令队列将取指和发射分开,提高了处理器的发射效率。此外,该微处理器还包含两套执行单元,其中乘除法和浮点运算单元采用多周期方式实现,使得微处理器能够在正确执行的同时不影响整体的工作频率。在双发射微处理器架构基础上采用System Verilog语言进行了硬件实现,并对其功能进行了仿真,然后采用DMIPS、AES等测试程序对微处理器的性能进行了测试,测试结果表明双发射微处理器的IPC在1左右,分支预测失误率低于10%,指令Cache的缺失率低于1%,数据Cache的缺失率低于5%。然后采用UMC 110nm工艺对双发射微处理器进行了综合,综合结果表明该处理器最高工作频率为142MHz,单元面积为2.66mm2。最后进一步对设计进行了形式验证、物理实现与后仿真。(本文来源于《西安理工大学》期刊2019-06-30）
王雨桐,刘威,李林瑛[5]（2019）在《基于FPGA的单周期MIPS处理器设计与实现》一文中研究指出FPGA技术的迅速发展,其使的应用领域从最初的通讯扩展到诸多航空,医疗等诸多领域。Logisim作为一个数字逻辑电路的设计与仿真软件,具有开源免费、可二次开发、免安装、使用简单、结果直观等优点。国外已有院校利用Logisim软件完成了CPU的设计,但国内缺乏此方面的实践经验。本文将阐述如何利用Logisim设计数据通路并与Verilog结合对单周期CPU进行FPGA设计。(本文来源于《电脑知识与技术》期刊2019年17期）
刘慕寒[6]（2019）在《基于异构多处理器的关键任务调度平台的设计与实现》一文中研究指出随着智能穿戴设备在生活、军事和医疗等领域的应用愈加广泛,如何提高嵌入式系统的可靠性以更好地适用于更多的应用场景,成为了一个值得研究的问题。本文首先对可穿戴设备的应用场景进行了分析,结合现有的一些容错调度算法详细分析了可穿戴设备在实际应用场景中所面临的问题,并实现了面向关键任务的容错调度平台,在软件层面为关键任务提供容错保护。结合可穿戴设备对体积、功耗和运行效率的需求,搭建了RK3399芯片与Zynq ZC706相结合的硬件平台,实现了以边缘检测算法与图像增强算法为例的任务处理模块。实现了基于双模冗余的容错调度模块,为关键任务提供可靠性保证。并且结合异构多核架构的特点提出了一种处理器之间的任务同步机制,通过该机制对容错调度算法进行了改进,在不影响容错性能的同时,缩短了容错算法的运行时间。同时,对基于DAG的任务模型从任务可靠性的角度进行了分析,指出了基于DAG模型的计算任务中的子任务之间存在着时序依赖。这些子任务在运行时发生的瞬态故障会产生连锁反应,对系统的可靠性造成不良的影响。针对这一问题,提出了基于聚类的容错调度算法和平衡系数的概念,通过将聚类算法与表调度算法进行结合,为DAG图中不同的任务提供不同的容错策略,以提高调度算法的性能。最后,对改进前后的容错调度算法进行了对比实验。实验结果表明,在基于RK3399+Zynq的异构多核架构并以边缘检测与图像增强为计算任务的实验平台中,实现了具有稳定有效容错性能的调度模块。同步机制在对容错性能无明显影响的同时,有效减少了任务的总运行时间,并且优化了系统中不同核心的负载。面向DAG模型的容错调度算法在随机注入相同数目故障的情况下,与表调度算法相比,有效降低了在处理具有低平衡系数计算任务时的总运行时间。(本文来源于《哈尔滨工业大学》期刊2019-06-01）
郝迪,康锁倩,张竞元,刘星辰,李慧[7]（2019）在《新型餐余垃圾资源化处理器设计》一文中研究指出调查研究市场上现有餐余垃圾资源化设备生产有机肥的原理和工艺流程,发现现存餐余垃圾处理器难以满足目前餐余垃圾处理的现状和市场需求。鉴于此,本文设计改进现有的处理设备及工艺流程,通过将微波加热技术融入餐余垃圾处理器并添加适宜的菌剂,结合好氧发酵与微生物处理的优势,使餐余垃圾处理更加快速、高效。此新型餐余垃圾处理器设计包括除臭部分、除油刮板、搅拌粉碎结构、微波加热装置、沥水系统及液体收集装置。(本文来源于《现代农村科技》期刊2019年05期）
王文举,张娅楠,张影,李刚[8]（2019）在《一种新型异构多处理器电路设计》一文中研究指出设计了一种DSP+FPGA+单片机的电路架构,利用FPGA的内部资源建立双口RAM,作为DSP与单片机交互的桥梁,在DSP与单片机中开辟相应的数据池,实现多处理器间的异步数据通信。利用DSP、FPGA、单片机各自的优点,提升了电路资源、处理能力及可靠性。该方法工程实现简单,达到了实际工程应用状态,在多处理器架构方面,具有较高的应用推广价值。(本文来源于《电脑编程技巧与维护》期刊2019年04期）
邹亦婷[9]（2019）在《基于多处理器协同的智能工业相机图像处理系统的设计与实现》一文中研究指出在工业制造产业自动化、智能化的大趋势下,机器视觉检测技术在检测环节中高效高质地取代了传统的人工视觉检测。机器视觉检测具有稳定、非接触、实时在线等优点,能有效地助力制造产业升级。目前在晶圆制造的DA工序中,检测工作仍由人工完成。因此,本文将机器视觉检测技术应用到该工序中,研究开发满足其检测需求的智能工业相机的图像处理系统,实现检测环节自动化。课题主要研发工作包括:(1)调研智能工业相机的研究现状和发展趋势,分析基于不同硬件平台的智能工业相机的优缺点,对比晶圆制造DA工序检测需求,确定采用Zynq-7000 SoC作为硬件平台进行系统开发。(2)基于Zynq-7000 SoC的多处理器架构,使用软硬件协同设计思想,提出系统方案设计,把系统功能划分到PL和PS两部分中协同完成。(3)利用Vivado HLS开发工具设计可被综合的图像处理算法,包括不均匀光照补偿算法、OTSU二值化算法、Hough变换直线检测、Hough变换圆检测和颜色分割,仿真通过后封装成IP核,集成到系统硬件中实现PL端的图像处理功能。(4)在Zynq平台上搭建嵌入式Linux操作系统,进行QT、OpenCV和ZBar移植。分别在裸机和嵌入式Linux系统上实现基于OV5640的图像采集显示功能,介绍了硬件构建和图像数据流向,并完成了Linux中相关驱动的配置。(5)在嵌入式Linux系统中对经由PL端处理的图像做进一步处理,实现条形码/二维码等功能。最后系统进行联合测试,实现了晶圆DA工序中所需的蓝白膜检测、条形码存在与否的检测以及条形码识别等功能。(本文来源于《电子科技大学》期刊2019-04-01）
白焱[10]（2019）在《低功耗、可重构、模块化的脉冲神经网络处理器设计与实现》一文中研究指出随着人工神经网络研究的发展以及在人工智能领域的广泛应用,人工神经网络相比于传统人工智能算法显现出其独特的优势。人工智能本质是对人类思维过程的模拟,而人工神经网络正是将脑科学对人脑神经系统结构和动态过程的研究结果进行抽象,简化而得到的一种人工智能算法。然而更接近真正意义上的类脑计算、更具有生物启发性的神经网络正是脉冲神经网络。人工神经网络经过多年的发展,目前已经有多种专用的部署在云端的加速器平台,可以进行在线神经网络训练和推理。然而,脉冲神经网络中事件驱动的计算方式特别适合低功耗硬件的实现,满足端到端的应用环境下的需求。但是,目前现有的脉冲神经网络硬件系统在功耗、可重构性等方面难以适应复杂的端侧场景,因此设计一种低功耗、可重构、模块化的脉冲神经网络处理器就很有必要。本文首先简单介绍了脉冲神经网络的一些背景知识。包括脉冲神经网络与人工神经网络的异同点,脉冲神经网络中的各种神经元模型以及学习算法,并选择了合适的神经元模型以及学习算法用作构建本文研究所用的脉冲神经网络模型。除此之外介绍了目前主流的神经网络芯片的设计思想,结合低功耗、可重构、模块化的设计要求,提出了脉冲神经网络处理器系统的指导性设计准则。其次本文,建立了脉冲神经网络处理器系统的整体架构。详尽定义了各个子模块的功能和端口以及具体的传输数据格式。根据FPGA硬件的资源情况和设计性能要求,具体实现了所提出的子模块。并且在保证功能正确的前提下进行了低功耗的优化。另外关于如何配置硬件全局参数,建立了真实的脉冲神经网络模型,并以此为例说明了如何计算获取全局参数。最后,为验证其整体的架构的有效性和评估架构的性能,本文利用由人工神经网络转换得到的脉冲神经网络作为参考模型,构建了脉冲神经网络处理器系统。采用MNIST数据集作为测试样例。使用XC7VX485T FPGA芯片实现脉冲神经网络。导入得到的网络权重和参数后,时钟频率可以达到200MHz,识别准确率达到93%,系统动态功耗为65mW。(本文来源于《电子科技大学》期刊2019-03-29）
多处理器设计论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
为了解决传统"金手指"式PCI板卡与总线连接不可靠的问题,进一步提高转台控制系统的可靠性,设计了一种基于PC104+总线的嵌入式转台信号处理系统。该系统以CH365桥路芯片实现嵌入式计算机和信号处理板间的PCI通讯;以DSP和FPGA为信号处理核心,完成多路码盘信号的实时采集及多路DA信号的输出;具有集成度高、实时性好、可靠性高的特点。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
多处理器设计论文参考文献
[1].霍家道,王桂强,李祥震.面向高端应用的国产图形处理器设计[C].2019年船舶电子自主可控技术发展学术年会论文集.2019
[2].陈雪坤,扈宏杰.基于PC104+的转台信号处理器设计与实现[J].自动化与仪表.2019
[3].王萌.基于混合互连架构的众核处理器设计[D].西安理工大学.2019
[4].盛启隆.基于RISC-V架构的双发射微处理器设计与实现[D].西安理工大学.2019
[5].王雨桐,刘威,李林瑛.基于FPGA的单周期MIPS处理器设计与实现[J].电脑知识与技术.2019
[6].刘慕寒.基于异构多处理器的关键任务调度平台的设计与实现[D].哈尔滨工业大学.2019
[7].郝迪,康锁倩,张竞元,刘星辰,李慧.新型餐余垃圾资源化处理器设计[J].现代农村科技.2019
[8].王文举,张娅楠,张影,李刚.一种新型异构多处理器电路设计[J].电脑编程技巧与维护.2019
[9].邹亦婷.基于多处理器协同的智能工业相机图像处理系统的设计与实现[D].电子科技大学.2019
[10].白焱.低功耗、可重构、模块化的脉冲神经网络处理器设计与实现[D].电子科技大学.2019