支持不同约束长度Viterbi译码器的设计实现与重构

论文摘要

Viterbi译码器是现代无线通信系统的重要组成部分之一,主要用于前向纠错技术中卷积码的解码。现今,不同通信标准定义的卷积编码参数不同(如约束长度、编码速率),以往固定参数的Viterbi译码器已经不能满足应用的需要,且不能实现不同通信标准的兼容和自由切换。可重构系统具有通用处理器和ASIC两者的优点,能够提供硬件的效率和软件的可编程性,是一种以硬件重载的方式将一个纯空间的数字系统化解为时间上可混合构建的数字逻辑系统,与单片机、数字信号处理器等采用软件编程方法来实现系统功能的硬件实现方法有本质上的差别。这种新型的数字逻辑系统从时间轴、外部功能看上去和原有系统一样,但从元胞资源来讲,由于资源可以重复利用,资源利用率将成倍的提高,系统的硬件规模将大大下降,其主要硬件载体是基于SRAM编程的FPGA。本文将可重构技术应用于Viterbi译码器设计,采用一种新的流水结构设计Viterbi译码器,易于重构,可支持约束长度为7,8,9三种编码参数的卷积解码。ACS模块的设计采用原位更新计算方法,并巧妙安排计算状态次序,一次迭代运算完成后通过交换网络还原幸存路径信息的顺序,这样节省存储资源。译码输出采用单指针回溯方法,易于提取基核单元和参数。此外,本文还提出两种重构策略,一种是基于参数化的重构方法,另一种是自适应动态重构策略。不同约束长度和编码矢量的Viterbi译码器的硬件结构有很大的相似性,参数化重构策略正好符合这一特性,且重构的文件小,易于实现,重构时间短,可实现硬件功能的外部接续。自适应动态重构策略是根据自适应Viterbi译码算法提出的一种重构策略,可根据信道的信噪比自适应配置不同参数的译码器,大大减少计算量。本设计在Xilinx FPGA的软、硬开发平台上完成,仿真实验表明该设计可以实现不同约束长度的卷积码译码。通过比较显示,论文给出的结构具有一定的通用性,且在资源利用方面具有一定的优势。

论文目录

• 1 绪论
• 1.1 课题的背景及意义
• 1.2 课题的主要工作
• 1.3 论文的结构安排
• 2 卷积码与Viterbi 译码算法
• 2.1 前向纠错中的卷积编码
• 2.1.1 卷积编码器
• 2.1.2 卷积码的表示方法
• 2.2 Viterbi 译码算法
• 2.2.1 最大似然译码
• 2.2.2 信道模型:硬判决与软判决
• 2.2.3 Viterbi 译码过程
• 2.3 Viterbi 译码性能分析和实现考虑
• 3 Viterbi 译码器的FPGA 设计
• 3.1 Viterbi 译码器的功能说明及整体结构设计
• 3.2 ACS 模块的设计
• 3.2.1 基于一种新的流水结构的ACS 模块设计
• 3.2.2 ACS 模块更新状态的分配
• 3.2.3 读写地址的管理与设计
• 3.2.4 状态路径距离的归一化处理
• 3.3 BMU 模块的设计
• 3.3.1 模块的功能说明及底层模块划分
• 3.3.2 BMU 计算模块的结构设计
• 3.3.3 BMU 控制模块的结构设计
• 3.4 回溯译码模块的设计实现
• 3.4.1 回溯的基本思想和方法
• 3.4.2 回溯译码模块的硬件设计
• 3.5 总结
• 4 Viterbi 译码器重构策略研究
• 4.1 重构技术的基本概念、原理
• 4.1.1 基本概念和设计方法学
• 4.1.2 SRAM FPGA 重构原理
• 4.1.3 新型动态可重构FPGA 器件（DR-FPGA）结构及原理
• 4.1.4 重构技术的应用和性能
• 4.2 Viterbi 译码器基于参数文件的重构
• 4.2.1 参数化重构方法可行性分析
• 4.2.2 参数的提取及对模块的修改
• 4.2.3 参数文件的建立
• 4.3 Viterbi 译码器的自适应动态重构
• 4.3.1 自适应Viterbi 算法（AVA）
• 4.3.2 自适应动态重构策略研究
• 4.4 总结
• 5 Viterbi 译码器的仿真、综合、实现
• 5.1 Virtex ⅡPro 系列FPGA 开发平台
• 5.1.1 芯片结构特点
• 5.1.2 基于Virtex ⅡPro 平台的Viterbi 开发流程
• 5.1.3 Viterbi 译码器仿真测试方法
• 5.2 Viterbi 译码器关键模块仿真结果
• 5.3 综合、布线参数及性能分析
• 5.4 总结
• 6 结论与展望
• 参考文献
• 附录:术语表
• 致谢
• 发表论文
• 版权说明