0.25μm CMOS 1:16分接器的研制

论文题目: 0.25μm CMOS 1:16分接器的研制

论文类型: 硕士论文

论文专业: 通信与信息系统

作者: 张晖

导师: 宋其丰

关键词: 分接器,准静态逻辑,触发器,分频器

文献来源: 东南大学

发表年度: 2005

论文摘要: 随着科学的进步,通信技术作为现代高科技的主要手段之一,发生了日新月异的变化。当前,网络多媒体业务正在高速蓬勃发展,以视频点播、网络会议、可视电话等为代表的新业务需要更高的数据传输速率,因此现代网络通信对超高速数据传输的要求越来越迫切,以光纤通信为代表的传输网构架了现代通信最重要的基础网络。提高数据传输速率的方法可以通过采用复接和分接技术,将多路低速信号合并为一路高速信号后通过光纤传输到远程终端,接收端再将其分解还原为多路低速信号。大多数超高速分接器芯片在工艺方面均采用砷化镓、双极性硅、BiCMOS等工艺,在设计方面主要采用树行结构和SCFL逻辑。随着深亚微米CMOS工艺的进步和发展,10Gbps及以上速率的复接、分接器也可采用0.18μm或更小尺寸的CMOS工艺加以实现。对于工作在2.5Gbps速率的分接器而言,0.25μm CMOS工艺完全可以满足设计需要,且结构上可以采用单一串行、并行、树行或以上几种的组合,逻辑上可以选用SCFL、准静态逻辑、TSPC等逻辑,因此设计比较灵活,利于在功耗、面积、工作速率等方面进行折中考虑。本论文从介绍反相器、传输门、触发器等数字电路的基本单元出发,深入比较了串行、并行、树行分接器结构的特点;提出了分接器的关键电路如分频器、缓冲、单端转双端电路以及输入输出接口的电路结构和设计考虑;最后给出了0.25μm CMOS工艺下1:16分接器的电路设计和版图实现及流片后的测试结果。本课题的特点是:目前大多数分接器采用SCFL逻辑,存在功耗较高、芯片面积较大的问题,特别是在类似1:16分接器,电路数量相对较大的情况下,这些问题更显得突出一些。本课题选择了结构简单、低功耗的CMOS准静态逻辑并结合树行分接结构,在TSMC 0.25μm一层多晶硅、五层金属的CMOS工艺下设计了一种低功耗、吉比特速率的1:16分接器,从而达到了课题提出的要求。实现的芯片面积仅1.56×1.86 mm2。文中通过对准静态逻辑的详细分析,给出了提高该逻辑工作速度的思路,并在速度方面对其参数进行了优化,克服了该逻辑工作速率较低的缺点。分接器芯片经测试,在2.5V电源电压下,可以实现数据速率为2.2Gbps左右的1:16分接功能,功耗270mW;在3.3V电源电压下,可以实现数据速率为2.5Gbps的1:16分接功能,功耗540mW。结果表明,采用本设计中经过参数优化的准静态逻辑实现的树行1:16分接器,其核心功耗极低,并且可以工作在吉比特速率。这不仅对于低功耗分接器的研究具有重大意义,而且对于其他高速低功耗数字芯片的开发也可以提供积极的参考依据。

论文目录:

摘要

ABSTRACT

第一章 绪论

1.1 复用技术

1.2 同步数字体系SDH

1.3 集成电路设计流程

1.4 研究动态与课题目的

第二章 分接器电路分析

2.1 分接器结构

2.1.1 串行分接器

2.1.2 并行分接器

2.1.3 树行分接器

2.2 数字电路基础

2.2.1 数字门电路的基本特性

2.2.2 一阶RC网络特性

2.3 反相器

2.3.1 反相器静态特性

2.3.2 反相器动态特性

2.3.3 功耗和功率时延积

2.3.4 级联反相器

2.4 传输门

2.5 触发器

2.5.1 动态CMOS逻辑

2.5.2 CMOS准静态逻辑

2.5.3 TSPC（True Single Phase Clock）逻辑

2.5.4 SCFL逻辑

2.6 分频电路

2.6.1 占空比1:N 分频器设计

2.6.2 占空比1:1 分频器设计

2.7 缓冲与单端转双端电路

2.7.1 缓冲电路

2.7.2 单端转双端电路

2.8 接口电路

第三章 电路设计

3.1 分接器结构

3.2 准静态逻辑触发器

3.3 分频电路

3.4 单端转双端的电路

3.5 输入输出电路接口

第四章 电路仿真与版图设计

4.1 仿真及结果:

4.2 版图设计

4.2.1 集成电路的工艺

4.2.2 TSMC 0.25μm CMOS集成电路工艺SPICE模型及设计规则

4.2.3 版图设计流程

4.2.4 分接器版图设计

第五章 测试结果与分析

5.1 在片测试

5.1.1 测试环境

5.1.2 在片测试结果、波形及眼图

5.2 结论与分析

第六章 结论

致谢

参考文献

附录PECL、CML、LVDS接口标准

发布时间: 2007-06-11

参考文献

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• [2].40Gb/s 1:4分接器设计[D]. 吴建军.东南大学2016
• [3].0.6μm CMOS 622Mb/s高速分接器设计[D]. 钱立旺.合肥工业大学2004
• [4].0.18μm CMOS高速低功耗分接器设计[D]. 蒋俊洁.东南大学2006
• [5].MOSFET模型及MUX/DEMUX电路设计[D]. 张少勇.东南大学2006
• [6].基于0.18μm CMOS工艺的低电压、低功耗、超高速集成电路设计[D]. 姜辉.东南大学2006
• [7].基于FPGA的多体制数字通信系统接收机的设计与实现[D]. 王天明.北京化工大学2016
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