基于CMMB-STiMi标准的LDPC编译码器的设计与实现

论文摘要

LDPC（低密度奇偶校验）码是最接近香农限的信道编码算法,但由于传统的LDPC码生成矩阵的随机性使其在硬件上难以实现。随着LDPC译码算法领域的研究日趋成熟和越来越易于硬件实现的发展趋势,LDPC译码器的VLSI实现才逐渐成为研究者关注的焦点。目前在众多LDPC译码算法中,BP-Based译码算法,也就是常说的“最小和”译码算法及其改进算法是最易于硬件实现的。多媒体技术和通信技术的共同发展使移动多媒体广播（俗称“手持电视”）成为如今发展的一个热点。2006年10月,国家广电总局正式颁布了中国移动多媒体广播系统（简称“CMMB”）广播信道行业标准,确定了采用我国自主研发的移动多媒体广播传输技术（简称“STiMi”）。在CMMB-STiMi标准的信道纠错编码技术采用的是RS编码和自主研发的高度结构化低密度奇偶校验码（LDPC）技术。本文正是基于以上所述的LDPC码自身的优越的纠错性能,针对CMMB-STiMi标准的高度结构化的LDPC码技术特点提出了高速率,性能优越的LDPC编码器和译码器的硬件结构和实现。标准要求编、译码器的数据吞吐量达到16Mbps。在有限硬件实现资源前提下,本文中编译码器的系统时钟都可达100MHz以上。译码器运用了最小和算法（BP-Based）的一种改进算法——归一化BP-Based的LDPC译码算法,采用了符合CMMB-STiMi标准要求的部分并行正则LDPC译码器结构。该设计方法在有限片上资源条件下通过一种独特的数据存储方式降低了控制逻辑复杂度,用相对其他LDPC译码器较少的存储空间,高效实现了LDPC译码过程中大规模数据存储调用,运算速率符合标准要求,同时其硬件结构提高了硬件资源的使用效率。本设计的译码器FPGA实现采用了两套方案,分别使用了Xilinx公司的Virtex-II XC2V6000和Virtex-4的XC4VLX80,硬件开发平台使用了项目合作单位NXP公司东亚研究所提供的GMAP集成电路板。性能测试中,在AWGN信道和BPSK的调制解调方式下,当码率为1/2时,在信噪比SNR为1.8dB时,误码率已经降至10?4以下,在信噪比SNR为1.9dB时,误码率已经降至10?6以下;当码率为3/4时,在信噪比SNR为3.1dB时,误码率已经降至10?4以下。与浮点数仿真结果相比,本设计的LDPC译码器1/2码率性能差距只在0.1dB左右,3/4码率只在0.3dB左右。

论文目录

• 摘要
• ABSTRACT
• 第一章 引言
• 1.1 数字通信系统的结构
• 1.2 信道编码技术的发展史
• 1.3 信道编码及相关概念
• 1.4 线性分组码的基本原理
• 1.4.1 线性分组码的概念
• 1.4.2 生成矩阵和校验矩阵
• 1.4.3 循环码和准循环码
• 1.5 LDPC码的发展历史及研究现状
• 1.6 论文涉及项目背景与论文主要研究内容介绍
• 1.6.1 论文涉及项目背景
• 1.6.2 论文价值及内容安排
• 第二章 LDPC编译码原理
• 2.1 LDPC码描述和图模型表达
• 2.2 LDPC码的环及基本LDPC码构造原则
• 2.3 LDPC码编码
• 2.4 LDPC码译码
• 2.4.1 基于tanh规则的LLR-BP译码
• 2.4.2 BP-Based 译码
• 2.4.3 归一化BP-based译码
• 2.5 LDPC译码器硬件结构分析及业界成果
• 2.5.1 译码器的基本结构
• 2.5.1.1 完全并行译码器
• 2.5.1.2 串行译码器
• 2.5.1.3 部分并行译码器
• 2.5.2 目前业界LDPC译码器研究及实现成果
• 第三章 基于CMMB-STiMi标准的LDPC译码器硬件结构设计
• 3.1 CMMB-STiMi标准综述
• 3.2 CMMB-STiMi标准LDPC码
• 3.3 CMMB-STiMi标准中的LDPC码校验矩阵规则
• 3.4 基于CMMB-STiMi标准的LDPC译码器参数设置
• 3.5 基于CMMB-STiMi标准的LDPC译码器结构设计
• 3.5.1 LDPC译码器结构框图及介绍
• 3.5.2 信息节点及校验节点存储模块
• 3.5.2.1 信息节点和校验节点特殊存储规则
• 3.5.2.2 存储模块组成
• 3.5.3 校验节点更新计算模块
• 3.5.3.1 “基于指针”的求最小值次小值方法
• 3.5.3.2 校验节点更新计算模块组成
• 3.5.4 信息节点更新计算模块
• 3.6 基于CMMB-STiMi标准的LDPC译码器FPGA硬件实现
• 3.6.1 FPGA设计流程
• 3.6.2 LDPC译码器FPGA硬件实现情况
• 3.6.2.1 系统时钟
• 3.6.2.2 系统数据吞吐量
• 3.6.2.3 硬件资源占用情况
• 第四章 基于CMMB-STiMi标准的LDPC编码器硬件结构设计
• 4.1 CMMB-STiMi标准的LDPC编码
• 4.2 基于CMMB-STiMi标准的LDPC编码器FPGA硬件实现
• 4.2.1 LDPC编码器硬件开发平台（Mother board）及应用简介
• 4.2.2 LDPC编码器FPGA实现设计
• 4.2.2.1 LDPC编码器设计思路及结构框图
• 4.2.2.2 数据吞吐率
• 4.2.2.3 硬件资源占用情况
• 第五章 基于CMMB-STiMi标准的LDPC编译码器性能测试
• 5.1 基于CMMB-STiMi标准的LDPC译码器性能仿真及验证
• 5.1.1 验证方案
• 5.1.1.1 方案一硬件开发平台集成电路板GMAP简介
• 5.1.1.2 方案一的LDPC译码器硬件实现与验证架构
• 5.1.1.3 方案二的LDPC译码器硬件实现与验证架构
• 5.1.2 LDPC译码器FPGA实现功能仿真
• 5.1.3 调试及验证结果分析
• 5.2 基于CMMB-STiMi标准的LDPC编码器性能仿真及验证
• 第六章 结论
• 6.1 基于 CMMB-STiMi 标准的 LDPC 编译码器设计成果
• 6.2 未来工作
• 致谢
• 参考文献
• 个人简历、攻硕期间取得的研究成果