基于DE2多媒体处理平台的图像编码研究

论文摘要

近年来,随着电子技术的高速发展,数字图像压缩编码技术的逐渐成熟,实时图像处理在多媒体、HDTV、图像通信等领域有着越来越广泛的应用,图像/视频压缩/解压缩芯片早已成为多媒体技术研究的核心,直接用硬件采用并行结构实现这些算法已成为当今信息产业的热点。本文从研究图像/视频处理的最基本编码开始入手在DE2研究和教学开发平台上实现JPEG编码系统,通过改进算法优化结构,在合理利用硬件资源的条件下,有效的实现了算法的并行性。本文在简要介绍了JPEG基本模式标准和DE2多媒体开发平台的特点的基础上,针对JPEG基本模式硬件编码器传统结构的缺点,提出了一些新的改进结构,在JPEG编码系统中实现了2-DCT的分步算法,提高了系统的并行度和系统频率,根据量化模块的特点实现了一种资源占用相对小的除法器。根据Huffman编码器和码流输出部分的特点将两者放在同一模块中实现。JPEG基本编码器的硬件实现在其后各章中进行了详细的阐述,并分别给出了各个模块的单独测试结果。本论文课题利用Verilog硬件描述语言和多种EDA（Electronic Design Automatic）工具完成的。按照正向设计的流程,最终得出了系统整体电路的网表和版图。本芯片所用总逻辑单元数大概为9960,仿真时钟频率为50MHz。本课题的JPEG编码器设计,为复杂片上系统（SoC）的设计技术做了有益的探索性尝试,对今后大规模片上系统实现视频实时压缩有着积极的借鉴意义。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 多媒体数据压缩技术及相关标准
• 1.2 FPGA 技术
• 1.3 论文的任务和结构
• 第二章 DE2 多媒体开发平台和工具
• 2.1 CycloneII 系列 FPGA
• 2.2 DE2 板上资源及硬件布局
• 2.3 DE2 平台开发环境
• 2.4 Verilog 硬件描述语言
• 第三章 JPEG 图像压缩的基本原理和方法
• 3.1 静止图像压缩标准JPEG
• 3.2 FDCT 和IDCT 变换
• 3.3 量化与反量化
• 3.4 熵编码
• 3.5 编码比特率控制
• 3.6 小结
• 第四章 JPEG 编码系统的总体硬件结构
• 4.1 系统总体结构
• 4.2 FPGA 对SDRAM 的控制
• 4.2.1 SDRAM 控制器的设计实现
• 4.2.2 各模块的设计
• 4.3 视频解码器原理
• 第五章 JPEG 编码系统在DE2 平台上的实现
• 5.1 ITU-R BT.601 标准格式转换成YUV 数据
• 5.1.1 ITU-R BT.601 数据格式
• 5.1.2 接口信号结构
• 5.1.3 视频定时基准码（SAV，EAV）
• 5.1.4 模块设计综合结果
• 5.2 图像的存储与读出
• 5.3 JPEG 编码模块的设计
• 5.4 FDCT 编码设计
• 5.5 排序量化模块
• 5.6 游程编码
• 5.7 Huffman 查表输出模块
• 5.8 总体系统
• 第六章 结论和改进方向
• 参考文献
• 发表论文和科研情况说明
• 致谢