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SDH分/插复用器ADM的设计与实现

2020-12-07阅读(310)

SDH分/插复用器ADM的设计与实现

论文摘要

目前世界各国大多以SDH作为通信的骨干网络,我国的干线网络也基本采用SDH网络。由于SDH对设备的要求较高、协议和结构比较复杂,因此SDH专用集成电路的设计就成为必然,SDH设备一般都采用专用芯片来实现。分/插复用器ADM,是SDH网络上使用最多的一种网元,用于SDH传输网络的转接站点处。其将同步复用和数字交叉连接功能综合于一体,具有灵活的分插任意支路信号的能力,在网络设计上具有很大灵活性。然而,国内厂商ADM设备的核心芯片主要依赖进口,因此设计研发ADM核心芯片势在必行。本文首先介绍ADM所涉及SDH知识与相关技术,然后给出SDH分/插复用器ADM总体设计方案。本设计选择2Mbit/s到155Mbit/s的复接路线,旨在设计能上载、下载E1信号的STM-1分/插复用器。该ADM系统包括E1/STM-1复用器系统、STM-1/E1解复用器系统、数字交叉连接系统三个主要部分,其中以其前两者最为核心与重要。本文详细地给出前两者设计方案,并选取E1/VC-4复用器和STM-1/TU-12解复用器作为重点,加以设计与实现。本系统采用自顶向下的设计方法,独立完成RTL级Verilog HDL的代码编写。使用软件环境为:Xilinx校园计划ISE 9.1i（正版）,Synopsys公司VCS平台（工作站）。首先使用VCS做功能仿真;其后将代码文件转至ISE环境,配置选择Xilinx公司Spartan 3E系列XC3S500E-4FG320C（主芯片）的FPGA,使用Synplify Pro 8.1完成了综合;然后依次完成转换及映射、布局布线（实现的三个步骤）;继而进行时序仿真,即Post-Translate Simulation、Post-Map Simulation、Post-Route Simulation三步;最后,使用FPGA硬件板进行器件下载并给予验证,验证的结果符合设计要求。本设计严格按照ITU-T的建议标准和国家相关的标准;E1/VC-4复用器系统和STM-1/TU-12解复用器系统的具体实现电路其源代码,均由笔者独立编写。最终本设计得以通过FPGA验证,其验证手段以功能仿真和时序仿真为主。

论文目录

  • 摘要
  • ABSTRACT
  • 绪论
  • 行业发展趋势
  • 选题背景
  • 课题提出
  • 课题的研究意义
  • 论文内容安排
  • 第一章 同步数字体系（SDH）综述
  • 1.1 PDH技术及其局限性
  • 1.2 SDH的优势
  • 1.3 STM-N的帧结构
  • 1.4 SDH的复用原理
  • 1.5 SDH网络常见网元
  • 第二章 STM-1分/插复用器ADM总体设计方案
  • 2.1 FPGA设计流程
  • 2.1.1 电路设计与输入
  • 2.1.2 功能仿真
  • 2.1.3 综合优化
  • 2.1.4 实现
  • 2.1.5 时序仿真
  • 2.1.6 调试与加载配置
  • 2.2 Spartan-3代系列FPGA通用总体设计流程
  • 2.3 设计流程中重点使用的FPGA工具
  • 2.3.1 综合工具Synplify
  • 2.3.2 仿真工具ModelSim
  • 2.3.3 集成软件环境ISE
  • 2.4 约束输入、下载配置和板级调试
  • 2.4.1 约束输入
  • 2.4.2 辅助设计工具
  • 2.4.3 下载配置
  • 2.4.4 板级调试
  • 2.5 ADM系统结构图
  • 2.6 E1/STM-1复用器系统的设计思想
  • 2.7 STM-1/E1解复用器系统的设计思想
  • 第三章 E1/STM-1复用器系统的设计与FPGA验证
  • 3.1 模块设计
  • 3.1.1 码型转换模块
  • 3.1.2 时钟及时钟使能产生模块
  • 3.1.3 码速调整和VC-12成帧模块
  • 3.1.4 串并转换和TU-12成帧模块
  • 3.1.5 VC-4高阶通道开销产生模块
  • 3.1.6 VC-4成帧模块
  • 3.2 功能仿真
  • 3.3 综合与实现
  • 3.3.1 综合报告
  • 3.3.2 实现
  • 3.4 时序仿真
  • 3.4.1 时钟及时钟使能产生模块的时序仿真
  • 3.4.2 码速调整和VC-12成帧模块的时序仿真
  • 3.4.3 串并转换和TU-12成帧模块的时序仿真
  • 3.4.4 高阶通道开销产生和VC-4成帧模块的时序仿真
  • 3.5 VC-4/STM-1复用器原理
  • 3.6 本章小结
  • 第四章 STM-1/E1解复用器系统的设计与FPGA验证
  • 4.1 模块设计
  • 4.1.1 并行帧同步码组检测模块
  • 4.1.2 并行解扰模块
  • 4.1.3 指针解释&恢复模块
  • 4.1.4 VC-4抽取解复用模块
  • 4.1.5 TU-12支路抽取解复用模块
  • 4.1.6 误码校验模块
  • 4.2 功能仿真
  • 4.2.1 并行帧同步码组检测模块的功能仿真
  • 4.2.2 并行解扰模块的功能仿真
  • 4.2.3 指针解释&恢复模块的功能仿真
  • 4.2.4 VC-4抽取解复用模块的功能仿真
  • 4.2.5 TU-12支路抽取解复用模块的功能仿真
  • 4.2.6 误码校验模块模块的功能仿真
  • 4.3 综合与实现
  • 4.3.1 综合报告
  • 4.3.2 实现
  • 4.4 时序仿真
  • 4.4.1 并行帧同步码组检测模块的时序仿真
  • 4.4.2 并行解扰模块的时序仿真
  • 4.4.3 VC-4抽取解复用模块的时序仿真
  • 4.4.4 TU-12支路抽取解复用模块的时序仿真
  • 4.4.5 误码校验模块的时序仿真
  • 4.5 TU-12/E1解复用器原理
  • 4.6 本章小结
  • 结束语
  • 参考文献
  • 致谢
  • 攻读学位期间发表的学术论文
  • 学位论文评阅及答辩情况表

    • 相关论文文献

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