基于FPGA的除法器的设计和实现

论文摘要

本文以国家重大专项子课题(2008ZX05020 004)为依托,根据项目的需求和将来的发展需要,结合除法器设计领域新的理论与实践进展,独立完成了32位整数和单精度浮点数的除法运算。在整个设计过程中,首先对现有的除法算法进行了分析,然后选择应用较多的Digit Recurrence算法作为本设计的核心算法,对算法的商选择部分进行重点分析,然后应用到整数以及浮点数的除法运算当中,在具体的实现上辅助其它的算法实现结果进行对比分析。通过实验的结果能够从速度以及硬件资源上对不同算法进行评估。本设计在Digit Recurrence算法的商选择部分进行了改进,抛弃了大量的多位比较器,在P D图上利用常数比较法避免了过程余数与除数的比较,商采用冗余表示格式,这样使得处于关键路径上的商选择函数的时延大大降低,32位整数除法中最高工作频率可以达到73MHZ ,单精度浮点数除法中同样利用P D图进行常数比较来获得商值,最终的仿真结果显示单精度浮点除法可以做到精确到小数点后六位。另外对于同一种算法,本设计分别采用了基2和基4的两种实现方式,从理论上和仿真结果上都可以看出基4的速度要快于基2,但是其相应的硬件资源消耗要比基2的多,在除法设计中速度和面积是两个相互制约的量,不可能达到完美,只能够根据不同的实际应用来找两者之间的平衡点。

论文目录

• 摘要
• ABSTRACT
• 第1章 引言
• 1.1 选题的背景、意义及国内外研究现状
• 1.2 本文所依托课题的背景介绍
• 1.3 本文的内容及章节安排
• 1.4 本设计的特色
• 第2章 Xilinx FPGA 简介
• 2.1 FPGA 的工作原理
• 2.2 Xilinx FPGA 的硬件基本结构
• 2.3 FPGA 的开发步骤
• 2.4 FPGA 在课题中的应用
• 第3章 现有的除法算法
• 3.1 数值循环法（Digit Recurrence）
• 3.1.1 原码恢复余数算法
• 3.1.2 原码不恢复余数算法
• 3.1.3 SRT 算法
• 3.2 Newton Raphson 除法算法
• 3.3 Talyor 级数展开法
• 3.3.1 级数展开法一
• 3.3.2 级数展开法二
• 3.4 高基数法
• 3.5 本章小结
• 第4章 基于SRT 算法的32 位整数除法实现
• 4.1 商选择函数
• 4.1.1 基数的选择
• 4.1.2 商的表示
• 4.1.3 过程余数的收敛
• 4.1.4 商转换部分
• 4.2 商、余数的调整
• 4.3 基2 SRT 算法在32 位整数除法上的实现
• 4.3.1 基于改进基2 手工算法的32 位整数除法
• 4.3.2 基于基2SRT 算法的32 位整数除法
• 4.4 基4 SRT 算法的验证、仿真和分析
• 4.4.1 基于改进基4 手工算法的32 位整数除法
• 4.4.2 基于基4SRT 算法的32 位整数除法
• 4.5 本章小结
• 第5章 单精度浮点数除法的实现
• 5.1 IEEE754 浮点标准
• 5.2 单精度浮点数除法的步骤
• 5.3 单精度浮点数除法的实现过程
• 5.3.1 基于基2 手工算法的浮点数除法
• 5.3.2 基于基2SRT 算法的浮点数除法
• 5.3.3 基于基4 手工算法的浮点数除法
• 5.3.4 基于基4SRT 算法的浮点数除法
• 5.4 本章小结
• 结论
• 致谢
• 参考文献
• 攻读学位期间取得学术成果