论文摘要
全球卫星定位系统(Global Positioning System,GPS)接收机在民用和军用领域都有着广泛的应用,而锁相环(Phase-Locked Loop,PLL)是GPS接收机中最为关键的一个模块之一,它为GPS接收机的混频提供精确的本地振荡器信号。锁相环是模拟集成电路设计领域最有挑战的一个模块之一。频率合成器是无线接收机中的重要模块,而鉴频鉴相器(Phase-Frequency Detector, PFD),电荷泵(Charge-Pump, CP)和压控振荡器(Voltage-Controlled Oscillator, VCO)作为频率合成器的核心电路,其性能直接影响到整个系统的性能,是接收机的设计难点。由于大规模数字集成电路的制造通常采用CMOS工艺,因此CMOS锁相环是GPS接收机芯片的研究重点。本文将主要研究GPS系统应用的PLL模块并设计与实现一个低功耗和高性能的PLL系统中的鉴频鉴相器、电荷泵以及压控振荡器。本文的主要工作如下:首先介绍一些锁相环的一些背景;然后比较GPS接收机的几种结构,并说明选择低中频结构作为本文接收机结构的理由;最后详细介绍PLL系统中鉴频鉴相器,电荷泵在SMIC 0.18um RFCMOS工艺下的设计过程,包括指标的确定,结构的选择,具体电路的实现,仿真结果和版图实现以及压控振荡器的一些基本理论和常用的降噪技术。仿真结果表明PFD的死区减小为0;CP充放电电流最大失配率小于0.1%,电流绝对值偏移率小于0.6%。
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