串行级联编译码的设计与FPGA实现

论文摘要

通信的最基本要求是有效性与可靠性,纠错编码技术是保证通信可靠性的重要技术之一。带交织器的RS（Reed-Solomon）码与卷积码组成的串行级联编码方案具有优良的抗误码性能,能够有效的纠正随机错误与突发错误,被广泛应用于卫星通信、移动通信以及数字电视广播系统中。本文首先分析了卷积码与RS码的基本原理,包括基本概念、表示方法、编译码原理并给出了卷积码与RS码在AWGN（Additive White Gaussian Noise）信道下的误码性能曲线;然后针对级联码的组成讨论了卷积码参数选择、交织深度选择以及RS码的选择对于级联码抗误码性能的影响,给出了本文级联码方案在Matlab平台上、AWGN信道下的误码性能仿真曲线。结合仿真中参数选择情况,在FPGA的实现过程当中,采用了自顶向下的设计方法,在卷积码部分研究了卷积码编码器实现、维特比译码器实现、交织与解交织器的实现;在RS码部分研究了RS码编码器与RS码译码器的实现,其中针对RS译码器研究了伴随多项式计算、Berlekamp-Massey算法,并应用钱搜索算法与福尼算法计算错误位置多项式与错误值多项式。给出了各部分通过Altera公司SignalTap II软件获得的FPGA内部各部分信号仿真。最后给出了本文中串行级联码方案的FPGA实现方法,通过仿真验证了该纠错编码方案的最大抗误码能力。在采用Altera公司Cyclone II平台时,该级联码能够实现可用净码流87.44Mbps吞吐率。

论文目录

• 摘要
• ABSTRACT
• 第1章 绪论
• 1.1 课题的研究背景和意义
• 1.2 国内外研究现状
• 1.2.1 卷积码的发展与VLSI 方面的研究现状
• 1.2.2 uRS 码的发展与VLSI 方面的研究现状
• 1.3 本文主要研究内容与结构
• 第2章 级联码的设计与仿真
• 2.1 卷积码
• 2.1.1 卷积码基础
• 2.1.2 卷积码的编码
• 2.1.3 卷积码的译码
• 2.1.4 卷积码误码性能仿真
• 2.2 uRS 码
• 2.2.1 uRS 码基础
• 2.2.2 uRS 码的编码
• 2.2.3 uRS 码的译码
• 2.2.4 uRS 码误码性能仿真
• 2.3 整体方案性能仿真
• 2.4 本章小结
• 第3章 卷积码编译码器的设计与FPGA 实现
• 3.1 卷积码编码器的FPGA 实现
• 3.2 维特比译码器的设计与FPGA 实现
• 3.2.1 分支度量模块
• 3.2.2 加比选模块与回溯模块
• 3.2.3 最小状态比较模块
• 3.2.4 存储控制模块
• 3.2.5 其它模块
• 3.2.6 译码器性能
• 3.3 交织器的设计与FPGA 实现
• 3.4 本章小结
• 第4章 uRS 码编译码器设计与FPGA 实现
• 4.1 uRS 码编码器的设计与FPGA 实现
• 4.1.1 有限域中元素的运算
• 4.1.2 uRS 码编码器的设计与FPGA 实现
• 4.2 uRS 码译码器的设计与FPGA 实现
• 4.2.1 伴随式计算
• 4.2.2 关键方程求解
• 4.2.3 钱搜索与福尼算法
• 4.2.4 uRS 译码器的实现
• 4.3 本章小结
• 第5章 级联码的实现与性能分析
• 5.1 级联码的单板实现
• 5.2 级联码性能分析
• 5.2.1 纠随机错误能力分析
• 5.2.2 纠突发错误能力分析
• 5.2.3 整体性能分析
• 5.3 本章小结
• 结论
• 参考文献
• 攻读硕士学位期间发表的论文及其它成果
• 致谢
• 个人简历