论文题目: 芯片设计中的可测试性设计技术
论文类型: 硕士论文
论文专业: 通信与信息系统
作者: 张永光
导师: 王匡
关键词: 可测试性设计,可控制性,可观察性,系统芯片,测试调度,测试资源
文献来源: 浙江大学
发表年度: 2005
论文摘要: 随着集成电路工艺复杂度和设计复杂度的提高，集成电路的测试变得越来越困难，可测性设计已经成为解决芯片测试问题的主要手段。基于IP(Intellectual Property)核复用的片上系统(Soc)芯片使得测试问题变得更加突出，也对集成电路可测性设计方法和相关的设计流程提出了新的要求。 本文首先简要阐述了集成电路各种常用的测试方法、故障机理和故障模型、与可测性设计相的标准等内容，然后概述了常用的可测性设计技术，如扫描可测性设计，内建自测试，边界扫描等。 接下来结合OR1200芯片的具体电路结构，分析各种可测性设计方法的优缺点，着重研究了实现OR1200芯片可测性设计的方案。此外还采用测试向量生成的方法来检验可测性设计的有效性，结果表明经过可测性设计，采用可测试性设计能很好地达到OR1200芯片测试的要求。 CMOS器件进入超深亚微米阶段，集成电路继续向高集成度、高速度、低功耗发展，使得集成电路在测试和可测试性设计上都面临新的挑战。本文分析了测试和可测试性设计面临的困境；然后讨论了系统芯片(SOC)设计中的测试和可测试性设计，并对测试和可测试性设计的未来发展方向进行了展望。 针对大规模SOC的测试问题，基于具有不同优先级、资源、芯核约束的SOC测试优化模型引入了SOC测试调度用神经网络，同时利用试探性随机搜索技术对神经网络进行了改进。仿真结果表明，采用经过改进过的神经网络不仅能解决SOC的测试问题，而且能够在一个合理的计算时间内找到最优解，在解决SOC测试调度问题方面具有优异的性能。
论文目录:
第一章 可测试性技术概述
§1．1 测试的困境
§1．2 芯片自上而下设计流程
§1．3 可测试性技术的产生
§1．4 可测试性设计的准则
§1．5 可测试性的关键技术
1．5．1 可测试性度量
1．5．2 可测试性机制的设计与优化
1．5．3 测试信息的处理与故障诊断
§1．6 测试经济学
§1．7 支持可测试性设计的产品
§1．8 论文结构
第二章 可测试性设计技术
§2．1 一些提高可测试性的简单方法
§2．2 常用可测试性设计方法
§2．3 Ad Hoc技术
§2．4 基于扫描设计的结构化设计
2．4．1 故障模型
2．4．2 SSAF故障模型与逻辑故障
2．4．3 SSAF检测的基本原理
2．4．4 故障坍缩
2．4．5 基于扫描的可测试性设计
2．4．6 基于扫描方式的可测试性设计的优化
2．4．7 DFT Compiler实现内部扫描设计
2．4．7．1 Test-Ready和约束——优化扫描插入
2．4．7．2 自顶向下和自下向上的扫描插入
2．4．7．3 与后端工具接口
§2．5 基于BIST的可测试性设计
2．5．1 测试向量发生器
2．5．2 测试响应分析
2．5．3 存储器BIST
§2．6 基于边界扫描机制的标准化设计
2．6．1 JTAG的逻辑结构
2．6．1．1 指令寄存器
2．6．1．2 测试端口
2．6．1．3 控制信号
2．6．1．4 TAP控制器的有限状态机
2．6．1．5 旁路寄存器和身份识别寄存器
2．6．1．6 边界扫描寄存器
2．6．2 边界扫描技术的应用
第三章 超深亚微米技术对可测试性设计的挑战
§3．1 测试和可测试性设计面临的挑战
§3．2 系统级芯片(SOC)的测试和可测试性设计
§3．3 可测试性技术的发展趋势
3．3．1 新的可测试性设计思想
3．3．2 新的可测试性机制体系结构
3．3．3 新的测试信息处理技术与故障诊断方法的应用
3．3．4 新的应用领域
第四章 可测试性设计的应用
§4．1 OR1200芯片简介
§4．2 OR1200芯片可测试性设计的实现
4．2．1 测试时钟管脚可控设计
4．2．2 功能逻辑全扫描设计
4．2．3 内建自测试设计
4．2．4 边界扫描设计
§4．3 基于可测试性设计的测试方案
4．3．1 扫描链移位测试
4．3．2 固定型故障的测试
4．3．3 BIST
4．3．4 JTAG功能测试
4．3．5 可测试性设计结果
§4．4 小结
第五章 基于芯核的SOC测试调度
§5．1 引言
§5．2 SOC测试调度研究情况
§5．3 基于神经网络的SOC测试调度
5．3．1 SOC测试调度约束的数学模型
5．3．2 SOC测试调度用神经网络
5．3．3 复杂度分析
§5．4 SOC测试系统的搜索和优化
§5．5 计算机模拟
§5．6 小结
第六章 结束语
参考文献
作者攻读硕士学位期间发表的论文
致谢
发布时间: 2005-04-15
参考文献
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