基于65nm工艺的10位，100MHz的电流舵DAC设计

论文摘要

在查阅大量Current Steering DAC相关资料,系统了解Current Steering DAC工作原理、误差来源以及当前DAC发展状况的基础上,基于中芯国际65nm低漏电、1P9M工艺线和设计Spec,本文设计了一个10位、工作频率100MHz的CMOS Current Steering DAC。在该DAC设计中,采用了5+5的分段式结构,低5位使用二进制位权方案,高5位使用温度计解码方案,结合了二进制位权方案结构简单和温度计解码方案精度高的特点。在电路设计中,数字部分使用1.2V电源,模拟部分使用2.5V电源,降低了数字部分的噪声,减小了这些噪声对模拟部分的影响;温度计解码采用了行列解码的方式来简化解码器;偏置单元中,Bandgap采用了低压Bandgap结构,使得偏置单元具有更大的电压裕度;电流源单元采用共源共栅结构,增加了电流源的输出阻抗,提高了电流源的精度,加入了Dummy管来抑制时钟馈通效应和电荷注入效应;精心设计了缓冲buffer,使得不同数据通路的延迟近似相等。在后端版图设计中,使用了4层金属布局布线,分离数字电源和模拟电源、数字地和模拟地,在数字电源和数字地、模拟电源和模拟地之间加入了耦合电容,减小了数字部分噪声对模拟部分的影响;详细研究了版图中的匹配性问题,将工艺的偏差所带来的影响降到最低;使用了层次对称布局来抑制温度引起的对称性误差和互连线压降引起的梯度误差。Tapeout后测试,双电源供电,数字电源1.2V,模拟电源2.5V,工作频率100MHz,DNL误差0.3LSB,INL误差1.4LSB。输出最大电流34.197mA,芯片面积395×314um。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 课题的研究背景
• 1.2 本文的工作和设计指标
• 1.3 论文结构
• 第二章 DAC 简介
• 2.1 DAC 的基本拓扑结构
• 2.1.1 电阻分压型DAC
• 2.1.2 R-2R 梯形电阻网络DAC
• 2.1.3 电荷转移型DAC
• 2.1.4 Current Steering DAC
• 2.2 理想的CURRENT STEERING DAC 结构
• 2.2.1 二进制位权结构
• 2.2.2 温度计解码结构
• 2.2.3 分段结构
• 2.3 性能指标
• 2.3.1 静态性能
• 2.3.2 动态性能
• 2.4 误差来源
• 2.4.1 工艺失配
• 2.4.2 梯度误差和对称性误差
• 2.4.3 噪声分析
• 2.5 小结
• 第三章 实际的DAC 结构
• 3.1 电流源单元
• 3.2 偏置单元
• 3.3 DFF
• 3.4 开关缓冲器
• 3.5 数字解码器
• 3.6 LAYOUT 设计
• 3.6.1 匹配性设计
• 3.6.2 抗噪声设计
• 3.6.3 版图上的其他注意事项
• 3.7 小结
• 第四章 仿真和测量结果
• 4.1 开关控制信号
• 4.2 偏置单元
• 4.3 输出信号
• 4.3.1 DC 测试
• 4.3.2 AC 测试
• 4.4 小结
• 第五章 结论
• 感谢
• 参考文献