基于51核的SOC物理设计与验证

论文摘要

集成电路版图设计是实现集成电路制造所必不可少的设计环节,它不仅关系到集成电路的功能正确与否,而且很大程度的影响电路的性能、成本与功耗。在深亚微米工艺下,由于互连延时占整个芯片延时的比重越来越大,使得时序收敛成为版图设计的首要问题。集成电路版图设计的主要任务是布局布线,本文的主要研究方向是基于Astro的深亚微米布局布线流程、基于Hercules的物理验证过程及基于PrimeTime的版图后静态时序分析。本文首先介绍了物理设计工具Astro及静态时序分析工具PrimeTime,总结了版图设计中的主要延时模型、寄生参数提取及时序优化。然后针对SOC芯片GVC(Gas Volume Controller,油量控制芯片),提出了基于Chartcr0.35um工艺的Astro后端设计流程,GVC芯片的后端设计主要包括:布局规划——进行手工摆放宏单元模块及基于电压降和电迁移的电源/地布线;布局——进行时序和拥塞驱动的标准单元布局,同时考虑了芯片的性能和可布线性;时钟树综合(CTS)及布线——采用门控单元时钟树综合法对GVC芯片进行了时钟树综合,分布式布线方式使得布线时间大大缩短。文中第四章分别给出了以上四步骤地设计原理、步骤及脚本。接着第五章介绍了GVC芯片的物理验证过程、原理及结果。本文第六章还介绍了版图后的静态时序分析,验证了芯片的时序是收敛的。最后对整个芯片设计做了总结与展望。GVC芯片的后端设计的实验结果表明:GVC芯片的面积为3320um×3320um,时钟频率达到25MHZ,满足了设计的要求。

论文目录

• 摘要
• ABSTRACT
• 符号说明
• 第一章 绪论
• 1.1 SOC的发展
• 1.2 大规模数字集成电路设计流程
• 1.3 ASIC物理设计
• 1.4 本文课题研究的主要内容和论文结构
• 第二章 Astro+PT简介
• 2.1 Astro的简介
• 2.1.1 Astro设计方法
• 2.1.2 Astro后端设计流程
• 2.2 PrimeTime的简介
• 第三章 集成电路版图设计中的时序及优化
• 3.1 延时模型
• 3.2 参数提取
• 3.3 时序优化
• 第四章 基于Astro的后端设计
• 4.1 GVC芯片简介
• 4.2 数据准备
• 4.2.1 参考库
• 4.2.2 工艺文件
• 4.2.3 SDC文件
• 4.3 设计环境建立（Design Setup）
• 4.4 布局规划（Floorplan）
• 4.4.1 芯片面积、标准单元布局方式的选择
• 4.4.2 I/O Pad的放置
• 4.4.3 Macro Cell的放置
• 4.4.4 电源网络规划
• 4.5 时序设置（Timing Setup）
• 4.6 布局（Placement）
• 4.6.1 布局的流程
• 4.6.2 GVC芯片布局实现的详细内容
• 4.7 时钟树综合（CTS）
• 4.7.1 时钟偏差（Clock Skew）
• 4.7.2 时钟树平衡
• 4.7.3 Astro时钟树综合
• 4.8 布线（Routing）
• 4.8.1 GVC使用Astro布线
• 4.8.2 GVC的布线优化
• 第五章 物理验证
• 5.1 设计规则的检查
• 5.1.1 DRC之前的准备
• 5.1.2 使用Hercules进行DRC
• 5.2 LVS验证
• 5.2.1 使用Hercules进行LVS验证
• 5.2.2 LVS验证中出现的问题及解析
• 第六章 静态时序分析
• 6.1 STA的优点
• 6.2 时序路径与时序约束
• 6.3 STA的原理
• 6.4 GVC芯片的版图后静态时序分析及结果
• 第七章 总结与展望
• 参考文献
• 致谢
• 学位论文评阅及答辩情况表