每级2.5位的12位54M采样速率的流水式ADC的设计

论文摘要

随着通信和数字信号处理技术的飞速发展,作为模拟系统与数字系统接口的高速高精度模数转换器(ADC)的设计变得越来越重要。而流水式ADC很好地兼顾了速度、精度和功耗的要求,所以受到了极大的青睐。因此,本文基于和舰0.18μm CMOS工艺,设计了一种采样速率为54MHz的12位流水线ADC。本文采用了每级2.5位的结构,因为采用每级1.5位实现12位的精度需要很多级,这样对前级电路中器件的失配要求会非常苛刻,而且功耗和面积也会大大增加。为了避免比较器的失配给整体ADC输出带来误码,本文引入了冗余错位校正技术,这种技术的优点是电路结构简单,而且对提高ADC的精度非常有效。在电路设计方面,本文设计了一种高性能的增益自举型运算放大器和一种多层折叠式共源共栅运算放大器,分别用在采样保持电路与乘法模数转换器(MDAC)中,大大减小了由于运放的有限增益和不完全建立带来的误差,在采用保持电路中还设计了一种线性度非常好的栅压自举开关,其SFDR为90dB。另外,一种精度远大于12位的预放型锁存比较器被设计用于子流水级的Flash ADC中,这种结构的预放大器与锁存器交替工作,节省了功耗,非常适合于低功耗的设计。在详细分析了关键模拟单元中的非理想因素后,本文提出了针对各自的解决方案,这些都大大提高了模拟单元模块采样保持电路和MDAC电路的性能,从而也就提高了整体ADC的性能。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 课题背景
• 1.2 ADC的研究现状与发展趋势
• 1.3 课题研究的意义
• 1.4 论文的结构安排
• 第2章 流水式ADC的结构设计及关键技术
• 2.1 2.5-bit/级的 12 位流水式 ADC 的结构设计
• 2.2 采样保持电路
• 2.2.1 采样保持电路的原理分析
• 2.2.2 采样保持电路的非理想因素分析
• 2.3 MDAC电路
• 2.3.1 MDAC原理概述
• 2.3.2 MDAC的误差分析
• 2.4 比较器
• 2.4.1 比较器的原理概述
• 2.4.2 比较器的失调分析
• 2.5 冗余校正分析
• 2.6 本章小结
• 第3章 每级2.5-bit的12 位流水式ADC的电路设计与仿真
• 3.1 采样保持电路
• 3.1.1 运放的设计及仿真
• 3.1.2 共模反馈电路的设计
• 3.1.3 栅压自举开关的设计与仿真
• 3.1.4 采样保持电路的仿真与分析
• 3.2 2.5-bit的MDAC电路
• 3.2.1 2.5-bit的MDAC的原理分析
• 3.2.2 2.5-bit的MDAC中运放的设计与仿真
• 3.2.3 MDAC电路的仿真
• 3.3 比较器与子ADC
• 3.3.1 比较器
• 3.3.2 子ADC
• 3.4 单级子流水ADC的仿真
• 3.5 带隙基准及偏置基准
• 3.5.1 带隙基准
• 3.5.2 偏置基准
• 3.6 延迟对准与数字校正电路
• 3.7 流水式ADC整体电路的仿真
• 3.7.1 流水式ADC整体电路的静态特性仿真
• 3.7.2 流水式ADC整体电路的动态特性仿真
• 3.8 本章小结
• 第4章 版图设计
• 4.1 版图布局布线因素
• 4.2 比较器子ADC的版图设计
• 4.3 MDAC版图的设计
• 4.4 整体版图的设计
• 4.5 本章小结
• 结论
• 参考文献
• 攻读学位期间发表的学术论文
• 致谢