PCIE接口芯片中的编码及解码电路设计

论文摘要

PCIE全名为PCI Express是第三代高性能总线接口,在计算机和通信平台领域广泛地应用在外围设备互连上。PCIE的突出特点是能够通过将数据分路传输以实现高速传输,其物理层支持×1、×2、×4、×8、×12、×16和×32通道带宽,每一个传输方向的一个通道就可提供2.5Gb/s的带宽,通道数加倍带宽也加倍。目前带宽最高可达到10Gb/s,而且还有相当大的发展潜力。本文完成的是PCIE接口芯片物理层中的8b/10b编码及解码电路的设计。设计采用的流程是典型的ASIC设计流程。设计的内容包括功能定义、RTL级实现、功能仿真、逻辑综合和布局布线五个部分。首先分析了PCIE规范中定义的编码电路和解码电路工作的原理。进而对电路的功能进行模块划分,并且用Verilog硬件描述语言描述了每个模块的功能,完成了电路的RTL级实现。利用仿真工具VCS对Verilog代码进行RTL级仿真,仿真的结果和8b/10b编码表给出的编码结果是一致的,从而验证了RTL代码的正确性。利用综合工具Design Compiler对RTL代码进行逻辑综合,使用的综合库是smic 0.18μm库,把RTL级代码转换成门级网表。综合后把时钟周期设为7.5ns即时钟频率为133MHz,调用综合生成的.sdf延时文件和smic的库文件对门级网表仿真。仿真的结果与综合前的结果一致,从而验证了门级网表的正确性,并且满足电路的工作频率可以达到133MHz的要求。利用自动布局布线工具Asrto把门级网表转换成版图,所使用的版图库是smic 0.18μm的6层金属库,版图通过了DRC和LVS检查并且满足时序要求。最后给出设计结果,包括Verilog代码、仿真波形、综合生成的电路图和版图。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 课题背景
• 1.1.1 传统总线的不足
• 1.1.2 PCIE的出现
• 1.1.3 PCIE性能简介
• 1.2 课题研究内容
• 1.2.1 8b/10b编码、解码器
• 1.2.2 设计流程
• 1.2.3 论文完成的工作
• 第二章 电路实现的功能
• 2.1 8b/10b编码电路的功能描述
• 2.1.1 编码字符流的目的
• 2.1.2 10比特符号的属性
• 2.1.3 编码过程
• 2.1.4 发送示例
• 2.2 8b/10b解码电路的功能描述
• 2.3 电路的技术指标
• 第三章 电路的RTL级实现
• 3.1 Verilog硬件描述语言
• 3.2 8b/10b编码器的Verilog实现
• 3.2.1 模块划分
• 3.2.2 D模块的Verilog实现
• 3.2.3 K模块的Verilog实现
• 3.2.4 f模块的Verilog实现
• 3.3 8b/10b解码器的Verilog实现
• 3.3.1 模块划分
• 4模块的Verilog实现'>3.3.2 err₄模块的Verilog实现
• 6模块的Verilog实现'>3.3.3 err₆模块的Verilog实现
• 10模块的Verilog实现'>3.3.4 err₁0模块的Verilog实现
• 3.3.5 box模块的Verilog实现
• 第四章 电路的功能仿真
• 4.1 仿真
• 4.1.1 仿真的概念
• 4.1.2 仿真工具VCS
• 4.2 编码、解码电路的仿真
• 4.2.1 仿真文件
• 4.2.2 编码电路仿真
• 4.2.3 解码电路仿真
• 第五章 逻辑综合
• 5.1 逻辑综合
• 5.1.1 逻辑综合的概念
• 5.1.2 综合工具Design Compiler
• 5.1.3 综合流程
• 5.2 编码电路的逻辑综合
• 5.2.1 综合脚本的构成
• 5.2.2 综合结果分析
• 5.2.3 综合生成的逻辑图
• 5.2.4 综合后的仿真
• 5.3 解码电路的逻辑综合
• 5.3.1 综合脚本的构成
• 5.3.2 综合结果分析
• 5.3.3 综合生成的逻辑图
• 5.3.4 综合后的仿真
• 第六章 布局布线
• 6.1 布局布线
• 6.1.1 布局布线概念
• 6.1.2 布局布线工具Astro
• 6.1.3 布局布线流程
• 6.2 编码电路的布局布线
• 6.3 解码电路的布局布线
• 第七章 结论
• 参考文献
• 附录A 描述电路功能的Verilog代码
• 附录B 电路的逻辑图
• 在学研究成果
• 致谢