8位、500MS/s高速折叠内插模数转换器设计

论文摘要

随着无线网络技术、计算机技术和高速数据处理技术的迅速发展,高速模数转换器（ADC）被广泛应用于测量仪器、液晶显示驱动、数字示波器、高速数字通讯和雷达等领域中。作为混合信号系统芯片设计中的一个瓶颈,高速模数转换器消耗大量的芯片面积、功耗和设计时间。模数转换器的信号处理带宽和处理速度成为系统发展的关键所在。在众多模数转换器电路结构中,折叠内插结构具有高速、低功耗、面积小及易与数字工艺兼容等优点。在90年代中期以前,折叠内插结构的模数转换器基本上都是用双极工艺实现的。由于CMOS工艺的发展和设计技术的提高,现在用CMOS工艺实现的折叠内插模数转换器越来越多。基于上述研究背景,本论文对用于超宽带的8位、500MS/s转换速率的高速折叠内插模数转换器进行了设计研究。主要工作如下:（1）研究了高速模数转换器的主要结构类型及其优缺点,并最终选择折叠内插结构来实现所要达到的设计目标。分析了高速ADC设计中面临的主要问题,如低电源电压、静态和动态失调电压、增益带宽积的优化、高速输入信号对参考电压的馈通、时钟抖动、比较器的再生时间以及速度、功耗和芯片面积之间的折衷等等,这些问题的存在使得高速ADC的设计尤为艰巨。（2）详细分析了折叠内插模数转换器的主要组成模块,并探讨了各模块对高速ADC性能的影响及其参数的设计考虑,主要包括折叠内插电路、平均电路、采样保持电路、比较器电路、高低位对不准的问题及其数字校正等等。为了提高模数转换器的速度,必须提高采样保持电路和比较器电路的速度,增加预放大器的带宽;为了减小芯片面积和功耗,必须在折叠率和内插率之间进行折衷;为了改善模数转换器的线性度,可以在预放大器的输出端采用平均技术。（3）对高速折叠内插模数转换器的关键单元进行了电路级设计与优化,包括宽带模拟开关电路、高速采样保持电路、高速比较器电路、带隙电压基准源电路等。提出了一种常VGST低失真、宽带模拟开关电路,该宽带模拟开关的-3dB带宽可达11.67GHz,开启时间为2.98ns,关闭时间为1.35ns。设计了全差分高速采样保持电路,该电路采用开环结构并将后级预放大器的输入电容作为第二级采样保持单元的采样电容,从而有效消除了传统结构中预放大器的输入电容对采样保持电路速度和精度的限制。在500MHz采样频率和249.57MHz输入频率的情况下,所设计的采样保持电路的SFDR为55.7dB,SNDR为52.1891dB,ENOB为8.37位。设计了一种动静混合型高速比较器电路,该比较器在传统动态锁存式比较器结构的基础上,增加了一个小静态电流产生电路,大大减小了比较器从复位向再生状态的过渡时间,提高了比较器的速度。设计了一种新颖的带隙电压基准源电路,该基准源采用简单的负反馈篏位技术代替传统结构中的差分放大器,大大简化了电路结构;在输出端采用了调节型共源共栅结构,保证了高的电源抑制比。仿真结果表明,各关键单元电路均满足了系统性能的要求。（4）采用SMIC 0.18μm 1P6M CMOS工艺,对所设计的高速ADC进行了版图实现。静态特性仿真结果表明,所设计的ADC没有失码,其微分非线性（DNL）最大值为0.47LSB,积分非线性（INL）最大值为0.91LSB。动态特性仿真结果表明,在500MHz采样频率以及241MHz输入信号频率的情况下,电路的信噪失真比（SNDR）可达40.79dB。有效位数（ENOB）的最大值可达7.43位,当输入信号频率为241MHz时,有效位数下降至6.48位。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 课题的提出
• 1.2 高速模数转换器的应用
• 1.2.1 数字示波器
• 1.2.2 智能天线
• 1.2.3 调制解调器
• 1.2.4 硬盘驱动
• 1.2.5 液晶显示驱动
• 1.3 模数转换器的发展趋势
• 1.4 论文的主要工作
• 第二章 高速模数转换器的结构
• 2.1 高速ADC的结构分类
• 2.1.1 全并行Flash结构
• 2.1.2 两步式ADC
• 2.1.3 流水线式ADC
• 2.1.4 折叠内插ADC
• 2.1.5 时间交错式ADC
• 2.1.6 高速模数转换器性能比较
• 2.2 模数转换器的性能参数
• 2.2.1 静态参数
• 2.2.2 动态参数
• 2.3 本章小结
• 第三章 高速模数转换器的设计考虑
• 3.1 低电源电压
• 3.2 失调限制
• 3.2.1 静态失调
• 3.2.2 动态失调
• 3.3 功耗、速度和精度的折衷
• 3.4 采样时刻的不确定性
• 3.4.1 时钟抖动
• 3.4.2 输入电压相关的孔径时间不确定性
• 3.5 比较器的再生时间
• 3.6 输入信号对参考电阻串的耦合问题
• 3.7 时间交错结构导致的误差
• 3.8 本章小结
• 第四章 折叠内插ADC的组成模块及设计考虑
• 4.1 折叠预处理电路的设计考虑
• 4.1.1 折叠电路的功能描述
• 4.1.2 折叠电路的非线性
• 4.1.3 折叠电路动态、静态性能设计考虑
• 4.1.4 折叠电路的设计参数
• 4.2 内插技术的设计考虑
• 4.3 失调平均技术的设计考虑
• 4.3.1 失调平均技术的原理分析
• 4.3.2 边界效应及解决方法
• 4.4 数字误差修正的设计考虑
• 4.5 采样保持电路的设计考虑
• 4.5.1 采样保持电路的精度误差
• 4.5.2 采样保持电路的速度
• 4.5.3 速度与精度的折衷
• 4.6 比较器的设计考虑
• 4.7 本章小结
• 第五章 高速折叠内插ADC的电路级设计
• 5.1 所设计的高速ADC的整体结构
• 5.2 常VGST低失真宽带模拟开关的设计
• 5.2.1 常见开关的原理与不足
• 5.2.2 新颖的常VGST低失真宽带模拟开关的原理
• 5.2.3 提出的常VGST低失真宽带模拟开关的电路实现
• 5.3 全差分高速采样保持电路
• 5.3.1 设计的高速采样保持电路的结构
• 5.3.2 采样电容值的选取
• 5.3.3 采样开关电路的设计
• 5.4 折叠内插电路的设计
• 5.4.1 级联折叠放大器增益与速度的折衷
• 5.4.2 级联折叠放大器失调电压的要求
• 5.4.3 预放大器带宽的要求
• 5.4.4 第一级预放大器和参考电阻串的设计
• 5.4.5 折叠电路的设计
• 5.4.6 平均网络的设计
• 5.4.7 内插网络
• 5.5 动静混合型高速比较器的设计
• 5.6 带隙电压基准源的设计
• 5.6.1 基准源的工作原理
• 5.6.2 提出的负反馈箝位技术
• 5.6.3 V4=V5的论证
• 5.6.4 环路稳定性的分析
• 5.6.5 电源抑制比（PSRR）的改善
• 5.6.6 输出电压的推导与仿真分析
• 5.7 整体仿真与验证
• 5.8 本章小结
• 第六章 版图级设计
• 6.1 版图设计考虑
• 6.1.1 匹配设计
• 6.1.2 抗干扰设计
• 6.1.3 闩锁效应
• 6.1.4 寄生效应
• 6.2 单元模块的版图设计
• 6.2.1 整体布局布线的考虑
• 6.2.2 参考电阻串
• 6.2.3 采样保持电路
• 6.2.4 折叠内插电路
• 6.2.5 比较器
• 6.3 本章小结
• 第七章 总结与展望
• 7.1 结论
• 7.2 未来工作展望
• 致谢
• 参考文献
• 附录A 计算INL和DNL的Matlab程序
• 附录B FFT分析的Matlab程序
• 攻读博士期间参加的科研项目
• 攻读博士期间发表的学术论文