某雷达控制时序产生与界面开发

论文摘要

本设计基于某单脉冲雷达项目,在已有硬件基础上,通过FPGA设计实现对雷达工作状态的时序控制:切换雷达工作周期、协调伺服设备与雷达信号处理器同步工作、实现控制板与PC的通信。本文首先介绍了雷达信号处理板和伺服控制板的硬件组成结构以及雷达工作状态切换的流程。在此基础上,提出雷达时序控制的技术要求以及解决方案。采用伺服控制板上的xcv1000型号FPGA芯片实现对雷达的时序控制,主要包含三部分:雷达状态控制模块、基于DDS技术的伺服控制信号产生模块、CAN总线通信模块。其中状态控制模块负责实现雷达七个工作周期的切换,在不同周期内执行不同的算法程序,同时完成各模块间的数据和控制信号的交换。伺服控制信号产生模块核心为基于DDS技术的任意信号发生器,为伺服提供各种形式的控制信号和同步脉冲信号。本设计通过CAN总线方式实现控制板和PC间的通讯,雷达作为CAN总线上的一个节点,通过CAN总线控制器SJA1000、CAN总线收发器PCA82C250连接到CAN总线上。CAN总线通信模块主要包括对SJA1000的初始化、发送程序和接收程序的设计。本设计通过VerilogHDL语言+IP核+原理图的混合设计方法设计实现以上三个模块,并通过布局布线后仿真,可以下载到芯片内运行。最后本文用Visual C++编程实现了雷达的控制流程演示界面,采用USB-CAN转换模块K-7120,实现了PC与雷达伺服控制板之间的通信。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 课题背景及来源
• 1.2 FPGA技术在雷达中的应用
• 1.3 CAN总线技术在雷达中的应用
• 1.4 本课题主要内容
• 第2章 某雷达信号处理系统结构
• 2.1 某雷达信号处理系统硬件组成
• 2.2 信号处理板结构及信号处理流程
• 2.3 伺服控制板结构及资源介绍
• 2.3.1 控制板硬件结构
• 2.3.2 Virtex系列FPGA简介
• 2.3.3 TigerSHARC T5101 简介
• 2.3.4 其他板上资源
• 2.4 控制时序设计要求及解决方案
• 2.5 本章小结
• 第3章 基于FPGA技术的雷达控制时序产生
• 3.1 伺服系统工作模式及其切换
• 3.1.1 伺服控制器工作过程
• 3.1.2 各工作周期控制器工作流程
• 3.2 FPGA开发流程及模块设计
• 3.2.1 FPGA设计流程及模块化设计思想
• 3.2.2 控制时序顶层程序模块的设计
• 3.3 状态控制模块设计及ModelSim仿真实现
• 3.3.1 时钟管理模块
• 3.3.2 状态转换模块
• 3.3.3 数据交换模块
• 3.4 基于DDS技术的伺服控制信号产生模块
• 3.4.1 DDS技术简介
• 3.4.2 伺服控制信号产生模块设计
• 3.5 各模块布局布线后仿真及下载验证
• 3.6 本章小结
• 第4章 CAN总线在伺服控制器中的应用
• 4.1 CAN总线概述
• 4.2 CAN总线的FPGA工程设计
• 4.3 CAN总线控制器SJA1000 应用及工程实现
• 4.3.1 SJA1000 读写时序设计及Modelsim时序仿真
• 4.3.2 CAN总线控制器SJA1000 初始化
• 4.3.3 CAN总线控制器SJA1000 的发送
• 4.3.4 CAN总线控制器SJA1000 的接收
• 4.4 伺服控制系统与PC通信的实现
• 4.4.1 CAN-USB总线转换器K-7120 简介
• 4.4.2 CAN总线与PC通信测试
• 4.5 本章小结
• 第5章 伺服控制流程演示界面开发
• 5.1 伺服控制流程演示设计
• 5.2 控制流程演示界面
• 5.3 Visual C++编程实现演示界面
• 5.3.1 Visual C++下基于对话框的MFC应用程序编程
• 5.3.2 动态链接库的调用
• 5.4 本章小结
• 结论
• 参考文献
• 致谢