动态可重构协处理器研究

论文摘要

自20世纪80年代以来，随着各种可重构技术的出现，一种建立在电路重构原理上的可重构计算成为国际学术界研究的热点，基于可重构计算概 念的可重构计算机更是目前高性能计算机研究的一个重要方向。学术界逐渐达成的一个共识认为，由动态可重构协处理器阵列组成的多核CPU将是未来高性能计算机的主要特征，它集成了多核技术、分布式计算技术、可重构技术等重要前沿技术。其中，作为核心技术之一的可重构协处理器的重构模式研究具有重要的战略意义。 可重构协处理器的重构模式可分为两个大的类别：阵列并行模式和流水模式。两种重构模式的硬件基础都是相似的可重构单元组成的阵列，但至今尚未见到将两种模式统一在一起的报道。本文首次尝试了这项工作，设计了一款兼有上述两种工作模式的动态可重构协处理器——DReAC(Dynamically Reconfigurable Array Coprocessor)。论文详细阐述了DReAC的结构、重构方式以及阵列的优化技术，同时也研究了DReAC的应用问题。 论文从下列角度研究了DReAC本身： ·给出了DReAC的结构模型和行为模型，在此基础上建立了一个完整的可重构协处理器，为整个论文的工作提供了研究平台； ·研究了DReAC协处理器的主要组成部分：全局管理器、可重构处理单元和可重构计算阵列之间的有效整合问题，建立了一套独立的2级重构管理机制，该机制赋予DReAC强大的MIMD(Multiple Instruction Multiple Data)数据处理能力，同时赋予DReAC丰富多样的重构形式； ·设计了全局管理器的功能，定义了控制指令字格式； ·讨论了可重构处理单元的逻辑功能与优化过程，并定义了可重构处理单元的配置指令格式； ·研究了可重构计算阵列内部互连网络的拓扑形式和优化问题； ·建立了有回绕2维网格结构模型，并使用该模型研究在不同延迟情况下的阵列利用率，为探索可重构阵列的参数优化提供了实验依据。 论文从下列角度研究了DReAC的应用问题： ·初步探讨了应用算法在DReAC协处理器中运行的优化问题，建立了可重构计算阵列的利用率模型，并使用该模型作为工作模式选择的判据，为各种应用问题选择在DReAC中的最佳实现方式提供了依据，并通过实验证明了该判据的有效性； ·利用DReAC实现了几种典型算法，并与同类可重构协处理器的性能做了对比。实验结果显示DReAC协处理器的性能全面超过了同类其他系统。 最后，文中还指出了DReAC协处理器有待完善的地方，为下一步研究工作指明了方向。

论文目录

• 中文摘要
• ABSTRACT
• 第一章 绪论
• 1.1 常用术语和概念
• 1.2 半导体产品特征循环对下一代半导体产品特征的预测
• 1.3 可重构计算系统
• 1.3.1 可重构技术的两个重要基础
• 1.3.1.1 硬件重构技术
• 1.3.1.2 软件技术
• 1.3.2 重构方式
• 1.4 可重构计算
• 1.4.1 两种传统求解方式
• 1.4.2 动态可重构电路的时间延拓属性——空间与时间双延拓计算
• 1.5 可重构计算系统与可重构计算模式
• 1.6 本文的主要研究内容和组织安排
• 1.7 课题来源
• 第二章 相关研究和DReAC协处理器简介
• 2.1 相关工作介绍
• 2.1.1 可重构协处理器
• 2.1.2 典型重构计算系统
• 2.2 DReAC协处理器的架构
• 2.3
• 2.3.1 全局控制器（GCU）
• 2.3.2 DB和C-Cache
• 2.3.3 PN结构
• 2.3.4 PNA内部互连结构
• 2.4 DReAC协处理器的主要工作模式和重构方式
• 2.4.1 PNA工作模式
• 2.4.2 PNA的重构方式
• 2.5 DReAC协处理器特征小结
• 第三章 DReAC协处理器的PN设计
• 3.1 DReAC协处理器的PN简介
• 3.1.1 DReAC-PN的特点
• 3.1.2 DReAC-PN的外特征
• 3.1.3 DReAC-PN的粒度选择
• 3.1.4 DReAC-PN的电路结构
• 3.2 DReAC-PN内部控制逻辑设计
• 3.3 DReAC-PN逻辑功能选择和指令集
• 3.3.1 典型应用算法分析和DReAC的功能选择
• 3.3.2 DReAC-PN指令集
• 3.4 DReAC-PN的电路功能模块设计
• 3.4.1 MUX的设计
• 3.4.2 ALU的设计
• 3.4.3 乘法器的设计
• 3.4.4 组合指令的设计
• 3.4.5 DReAC-PN内部寄存器组的设计
• 3.5 本章小结
• 第四章 DReAC协处理器阵列内部总线设计
• 4.1 DReAC协处理器的PNA相关总线说明
• 4.2 外部信号总线设计
• 4.2.1 配置指令总线
• 4.2.2 数据输入／输出总线
• 4.2.3 GCU控制总线
• 4.3 DReAC协处理器的PNA设计
• 4.3.1 相关研究工作
• 4.3.1.1 常见网络拓扑结构
• 4.3.1.2 网络性能分析的几个主要参数：
• 4.3.1.3 部份可重构计算机的阵列特征
• 4.3.1.4 目前可重构阵列的不足
• 4.3.2 DReAC可重构计算阵列规模和基本拓扑形式
• 4.3.3 DReAC可重构阵列内部互连网络描述
• 4.3.4 DReAC协处理器PNA的内部互连模型
• 4.3.5 DReAC协处理器的网格模型的性能对比测试
• 4.3.5.1 典型算法（测试向量）的选择
• 4.3.5.2 实验和结论对比
• 4.3.5.3 小结
• 4.4 DReAC协处理器的PNA拓扑结构重构
• 4.4.1 1维网格映射到2维网格
• 4.4.2 完全2叉树向2维网格的映射
• 4.4.3 超立方体向2维网格的映射
• 4.4.4 小结
• 4.5 本章小节
• 第五章 DReAC协处理器的重构模型与计算模型
• 5.1 DReAC协处理器的重构
• 5.1.1 DReAC协处理器的动态重构方式
• 5.1.2 DReAC的动态重构的实现
• 5.2 DReAC可重构阵列的工作模式
• 5.2.1 阵列并行工作模式
• 5.2.2 并行流水工作模式
• 5.2.3 DReAC协处理器阵列的数学模型
• 5.3 阵列工作模式选择判据的研究
• 5.3.1 有关算法特征的一些描述
• 5.3.2 阵列工作模式选择判据
• 5.3.3 小结
• 5.4 本章小结
• 第六章 实验及结果分析
• 6.1 实验目的和环境
• 6.2 2维DCT变换在DReAC协处理器中的运行实验
• 6.2.1 快速DCT基本概念简介
• 6.2.2 FDCT在DReAC协处理器中的实现
• 6.2.2.1 工作模式选择
• 6.2.2.2 阵列并行模式下的2维DCT实现
• 6.2.2.3 并行流水模式下2维DCT实现
• 6.2.3 性能分析
• 6.2.3.1 DReAC工作模式选择
• 6.2.3.2 与处理器的性能比较
• 6.3 运动评估在DReAC协处理器上的运行实验
• 6.3.1 运动评估算法基本概念简介
• 6.3.2 FSBM算法在DReAC中的实现
• 6.3.2.1 FSMB算法在PNA上的配置指令流
• 6.3.2.2 执行过程
• 6.3.3 性能对比分析
• 6.4 IDEA加密算法在DReAC协处理器上的实现
• 6.4.1 IDEA算法简介
• 6.4.2 IDEA在DReAC中的实现
• 6.4.2.1 工作模式的选择
• 6.4.2.2 IDEA在DReAC上的实现
• 6.4.3 性能分析
• 6.5 本章小节
• 第七章 总结与展望
• 7.1 论文的主要工作和创新点
• 7.2 对DReAC协处理器后续研究工作的规划
• 参考文献
• 攻读博士学位期间发表的文章