面向全定制与半定制混合设计方法的噪声分析与设计

论文摘要

随着工艺尺寸的日益缩小,集成电路已经进入了深亚微米甚至超深亚微米时代。在新的工艺水平下,噪声和其它的电学问题更加严重:线间串扰加大了时序的不确定性和耦合电平,IR压降降低了电路的性能,漏流效应使得电路的可靠性降低等等,信号完整性问题已经成为了集成电路设计的一个挑战。动态电路是一种高速但对噪声非常敏感的电路,被广泛使用。本文深入分析了动态节点上的噪声影响以及动态节点的噪声容限,提出了一种新的抗噪声的动态电路(CBL),它可以有效地改善多米诺逻辑的噪声容限,而又不丧失多米诺逻辑的性能。此外,针对Cluster设计中的高速译码电路中的电荷分享问题,提出了一种改进电路,有效地解决了电荷分享问题;针对一种高速寄存器文件中长线末端驱动动态电路的问题,提出了一种改进方案,大大提高了电路的可靠性。当前,大规模的集成电路设计必须依赖于CAD辅助工具来保证信号完整性。对于半定制的设计方法,我们可以使用PTSI等工具分析门级电路的噪声;对于小规模的全定制设计,可以使用HSPICE对晶体管级电路进行模拟以确保电路的正常工作。但是,当前有一种工具支持全定制与半定制混合设计方法的噪声分析(HSPICE工具受限于规模,不能做大规模的模拟)。本文针对这一难点,从分析方法上着手,提出了一种噪声分析流程。该流程以现有的EDA工具为基础,通过对全定制电路模块进行特征化封装,有效地解决了混合设计方法的噪声分析问题。最后,使用该流程对一个4位的地址译码器进行分析,然后将分析结果与HSPICE模拟结果进行对比,表明该流程是准确而有效的。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• §1.1 课题研究背景
• §1.2 课题研究内容
• §1.3 本文组织结构
• 第二章 噪声特征分析
• §2.1 噪声的定义
• §2.2 噪声的来源
• 2.2.1 电容耦合
• 2.2.2 电荷分享
• 2.2.3 电荷泄漏
• 2.2.4 电压降
• 2.2.5 互感效应
• 2.2.6 热噪声
• 2.2.7 工艺偏差
• §2.3 串扰对时序、信号不确定性和时钟的影响
• §2.4 噪声引起的电路失效
• §2.5 本章小结
• 第三章 面向噪声的设计技术
• §3.1 信号编码技术
• 3.1.1 总线反相编码法（bus-invert）
• 3.1.2 格雷码
• 3.1.3 TO编码
• 3.1.4 工作区编码（Working-Zone Encoding）
• §3.2 屏蔽技术
• 3.2.1 被动屏蔽法
• 3.2.2 主动屏蔽法
• 3.2.3 差分信号法
• §3.3 抗噪电路设计方法
• 3.3.1 门控Vdd（Gated-Vdd）
• 3.3.2 伪CMOS
• 3.3.3 PMOS上拉技术
• 3.3.4 CMOS反相器技术
• 3.3.5 镜像技术
• 3.3.6 孪生晶体管（the twin-transistor）
• 3.3.7 其它设计技术
• §3.4 本章小结
• 第四章 动态电路的抗噪性设计
• §4.1 动态节点噪声
• §4.2 动态节点的噪声容限计算
• §4.3 互补驱动电路（CBL）
• 4.3.1 多米诺逻辑
• 4.3.2 互补驱动电路
• 4.3.3 模拟比较
• §4.4 双时钟电路优化
• 4.4.1 经典的动态或非译码逻辑
• 4.4.2 改进的动态或非译码逻辑
• 4.4.3 模拟比较
• §4.5 高速寄存器文件读出电路的优化
• §4.6 本章小结
• 第五章 全定制与半定制混合设计方法的噪声分析流程
• §5.1 噪声分析的难点
• §5.2 混合设计方法的分析流程
• §5.3 功能单元的特征化
• 5.3.1 非线性延时模型（NLDM）
• 5.3.2 合成电流源模型（Composite Current Source:CCS）
• §5.4 实验结果
• §5.5 本章小结
• 第六章 结束语
• 致谢
• 参考文献
• 作者在学期间取得的学术成果
• 作者在学期间参与的科研项目