Soc可重构计算部件之异步可重构计算阵列设计

论文摘要

基于片上系统(SoC)用硬件实现并行化汁算是实现高性能处理器,尤其是嵌入式处理器的很好方法。但其完全硬件实现的固定结构和功能,限制了它在许多多标准和多算法领域的应用。因此,基于片上系统(SoC)用硬件实现并行化计算的方法在提高计算性能的同时也不可避免地带走了部分应用灵活性。与之相比,指令驱动的通用处理器具有更好的灵活性。然而其指令的顺序执行和频繁的存储器操作,成了其性能提高的瓶颈,很难满足高性能要求的应用领域。可重构计算(RC)体系结构弥补了这个缺点,它通过对结构固定的计算硬件进行配置完成特定的计算任务。RC体系结构有细粒度和粗粒度之分,细粒度结构的外围处理能力普遍比较弱,粗粒度结构的逻辑运算效率低。 为此,我们提出了一种新型可重构计算体系结构。采用该结构的可重构计算部件RCU作为SoC的一个IP,主要面向密码和数字信号处理等领域的计算。其中可重构计算阵列RCA完成高强度计算任务,数据耦合器DS作为其外围局部控制器,用数据流控制RCA工作,它受控于RCU数据计算控制器DCC。 可重构计算阵列RCA,作为面向计算的细粒度异步可重构计算阵列,由若干可重构计算逻辑单元Logic Cell通过相邻单元连接通道NN Channel连接而成。在完功能和路由配置之后,可重构计算阵列中各可重构计算逻辑单元构成异步微流水结构进行计算工作,不需要全局时钟,避免了时钟歪斜问题,同时也解决了功耗瓶颈。我们用专门的DSDVCSL结构来实现可重构计算逻辑单元内部的计算电路,因此在设计流程上,也采用了比较新颖的数字流程/定制流程混合的方法。 本设计作为面向计算的异步可重构计算阵列,同广泛应用的FPGA相比,再密码计算领域具有高性能、低功耗等优点。

论文目录

• 摘要
• Abstract
• 目录
• 1 可重构计算背景
• 1.1 可重构计算简介
• 1.2 可重构计算发展历史
• 1.3 现有可重构计算模型
• 1.3.2 FPGA
• 1.3.3 RaPiD
• 1.3.4 CHESS
• 1.3.5 KressArray
• 1.4 现有可重构计算模型的比较与分析
• 2 可重构计算体系结构的设计
• 2.1 设计目标
• 2.2 可重构计算体系结构介绍
• 2.3 协同工作环境介绍
• 3 可重构计算阵列设计概述
• 3.1 可重构计算阵列架构
• 3.2 可重构计算逻辑单元（Logic Cell）架构
• 3.2.1 输入／输出路由单元（Input／Output Router）
• Unit）'>3.2.2 功能单元（Op_Unit）
• Unit）'>3.2.3 配置单元（Config_Unit）
• 4 可重构计算阵列异步电路设计
• 4.1 异步电路的握手协议和数据编码
• 4.2 可重构计算逻辑单元异步电路设计
• 4.2.1 异步微流水设计
• 4.2.1.1 典型的异步微流水结构
• 4.2.1.2 改进的异步微流水结构
• 4.2.2 控制电路设计
• 4.2.3 计算电路设计
• 4.2.4 异步通信应答信号的路由
• 5 异步可重构计算阵列实现
• 5.1 数字流程部分
• 5.2 定制流程部分
• 5.3 配置信息
• 5.4 性能及流片情况
• 6 映射实例及总结
• 6.1 映射实例
• 6.2 总结
• 参考文献
• 致谢
• 研究生期间文章录用情况