流水线结构模数转换器设计与数字校正技术研究

论文摘要

随着通信技术的发展,现代通信系统对模数转换器（ADC）的要求越来越高。然而CMOS工艺特征尺寸的缩小,使高速高精度模拟电路的设计变得非常困难。使用标准CMOS工艺,设计低功耗、低成本的高速高精度ADC成为近几年的研究热点和难点。本文首先对各种不同结构ADC的优缺点进行分析,了解高速高精度ADC的结构选择和发展现状。研究表明,流水线结构是12位以上分辨率和50MS/s以上采样率ADC的最佳选择。本文对流水线结构ADC的关键设计技术进行了研究。限制流水线ADC线性度的误差主要是电容失配误差、建立误差和有限增益误差,开关导通电阻的非线性也能造成SFDR的下降。有限增益误差的减小依赖于运放的高增益,建立误差的减小依靠大转换速率与宽带宽。本文设计和优化的用于采样/保持电路的运放拥有高达116dB的直流增益和4pF负载下拥有780MHz的带宽,转换速率为1100V/μs,5ns内达到0.001%建立误差。每一级的子流水线根据各自的指标要求进行性能优化。本文使用TSMC 0.18μm CMOS工艺模型设计了一款14位分辨率100MS/s采样频率的ADC。仿真结果表明,设计的ADC拥有78dB的SNDR,94dBc的SFDR和-93dB的THD,芯片功耗为750mW,模拟部分的功耗为460mW。本文对ADC的版图进行了设计,版图面积为5mm2。依赖于制造工艺的电容失配误差是流水线ADC非线性的重要来源。本文对校正电容失配误差的数字校正技术进行了研究。在MATLAB中对一种前台数字校正算法进行行为级仿真。为了评估校正算法对各种误差的校正效果,对ADC的各种误差、不匹配、噪声等进行了建模。仿真结果表明,数字校正方法可以将使用了匹配误差为0.1%电容的ADC的SNR从71.3dB提高为76.8dB,满足14位ADC的设计要求。

论文目录

• 致谢
• 摘要
• Abstract
• 目录
• 1 模数转换器介绍
• 1.1 ADC基本结构
• 1.2 研究高速高精度ADC的必要性
• 1.3 论文的组织结构
• 2 高速高精度ADC的结构选择
• 2.1 高速高精度ADC的指标分析
• 2.2 高速高精度ADC的结构选择
• 2.3 目前高速高精度ADC发展水平
• 2.4 国内研究水平
• 3 流水线ADC的结构与误差分析
• 3.1 流水线ADC的基本结构
• 3.2 误差分析
• 4 流水线ADC的关键模块设计方法
• 4.1 从系统规格到模块规格
• 4.2 采样/保持电路设计
• 4.3 子流水线设计
• 4.4 基准电压设计
• 5 一款14位100MS/s ADC的设计与仿真
• 5.1 采样/保持电路模块
• 5.2 子流水线
• 5.3 基准电路
• 5.4 ADC系统仿真与版图设计
• 6 流水线ADC的数字校正技术研究
• 6.1 校正技术综述
• 6.2 数字校正技术原理与方法
• 6.3 一种前台校正技术的设计与验证
• 7 总结与展望
• 7.1 论文总结
• 7.2 存在的问题
• 7.3 未来展望
• 参考文献
• 攻读硕士学位期间主要研究成果