论文题目: 高速串行数据发送器的研究
论文类型: 博士论文
论文专业: 微电子学与固体电子学
作者: 叶菁华
导师: 洪志良
关键词: 以太网,发送器,信道模型,并串转换,线驱动器,时钟发生器,锁相环,抖动
文献来源: 复旦大学
发表年度: 2005
论文摘要: 随着社会不断的发展,人们对通信的要求越来越高,信息交换的数量之大和速度之快达到了前所未有的程度。串行通信也越来越多应用在现代数据通信系统中,特别是在下一代的数据通信中串行通信将成为数据通信的主要模式。在前人研究的基础上,本文在以下几个方面对高速数据发送器进行了研究与实践。 第一个方面是系统研究。主要做了以下几个方面的工作:首先,对发送系统进行信号规则分析,比较了差分和单端信号,二进制和多电平编码的优缺点。其次是信道分析,作为数据发送主要的传输信道:印刷电路板和同轴电缆建立信道模型,为信道预均衡提供了理论基础;接下来是对于系统主要性能的评估,对于数据发送器最主要的性能是极限数据率与误码率,这两个性能主要是由片上信号带宽以及信号完整性决定的。最后是根据以上的分析,在信号编码、系统时钟、信道驱动器上对发送器系统进行了分类比较。 第二方面,本文设计了三个高速串行发送器,第一个是1.5Gbps全速时钟发送器,它适用于高速硬盘接口,采用二进制编码、全速时钟、混合型线驱动器结构实现,并且在电路实现过程中对并串转换电路进行了优化设计。第二个电路是1.25Gbps以太网发送器的设计,它采用半速时钟结构,改进了树状结构并串转换电路,优化了整个发送器的功耗。第三个电路是3.125Gbps以太网发送器的设计,发送器采用了多相时钟结构,为了改善抖动特性,设计了占空比调整电路来改善发送系统的时钟特性,采用预均衡线驱动器补偿了信道高频衰减,并且对于发送器的总体功耗进行了优化设计。 本文的最后一章对论文进行了总结,并且展望了以后的工作。
论文目录:
摘要
ABSTRACT
第一章 引言
1．1 高速数据发送的发展与现状
1．2 论文的主要工作及创新
1．2．1 论文的主要工作
1．2．1 论文的创新
1．3 论文安排
第二章 系统研究
2．1 信号规则
2．1．1 差分信号与单端信号
2．1．2 二进制和多进制编码
2．2 信道分析与预均衡技术
2．2．1 信道分析
2．2．2 预均衡技术
2．3 数据发送系统性能评估
2．3．1 数据率极限
2．3．2 误码率
2．4 高速数据发送器系统结构
2．4．1 信号编码策略
2．4．2 系统时钟策略
2．4．3 信道驱动器策略
2．5 本章总结
第三章 一种1．5GBPS全速率时钟发送器的设计
3．1 高速数据发送器系统结构
3．2 时钟发生器
3．2．1 时钟发生器体系结构
3．2．2 压控振荡器
3．2．3 电荷泵
3．2．4 鉴频鉴相器
3．3 并串转换电路
3．3．1 并串转换电路拓扑结构及优化
3．3．2 并串转换电路的时序约束
3．3．3 高速多路器的设计
3．4 线驱动器
3．5 仿真与测试
3．5．1 SATA高速发送器仿真
3．5．2 芯片版图
3．5．3 封装与测试方案
3．5．4 测试与分析
3．6 本章总结
第四章 一种1．25GBPS半速时钟结构发送器的设计
4．1 以太网回顾与发展
4．2 1．25GBPS发送器体系结构
4．3 时钟发生器的设计
4．4 半速结构并串转换电路设计
4．5 芯片测试
4．5．1 芯片版图设计
4．5．2 封装与测试方案
4．5．3 测试与分析
4．6 本章总结
第五章 一种3．125GBPS多相时钟结构发送器的设计
5．1 数据发送器体系结构
5．2 多相时钟发生器和占空比调整电路
5．2．1 多相时钟发生器系统结构
5．2．2 占空比调整电路
5．2．2．1 占空比调整原理
5．2．2．2 占空比调整的实现
5．2．3 时钟电路与占空比调整的仿真结果
5．3 并串转换电路与线驱动器的设计与功耗优化
5．3．1 并串转换电路的设计
5．3．1．1 多相时钟结构并串转换电路的原理
5．3．1．2 多相时钟结构并串转换电路的实现
5．3．2 线驱动器的设计
5．3．3 功耗优化
5．4 伪随机码发生器
5．5 参考源电路设计
5．6 系统仿真
5．7 本章总结
第六章 总结
6．1 总结
6．2 将来的工作
参考文献
致谢
论文独创性声明
论文使用授权声明
发布时间: 2005-09-19
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