基于Nios的串行总线分析仪研制

论文摘要

本文对基于Nios的串行总线分析仪进行了研究。串行总线分析仪通过对串行总线通讯状态进行有效真实的监测并进行透彻的分析,可为使用者提供对串行总线直观的监测,可展示串行总线的波形和时序,便于研发和测试人员分析问题,便于故障定位,也将为串行总线达到最佳通讯状态提供有效的判据。因此,设计高性能的串行总线分析仪,对于串行总线设备的发展以及国防现代化具有重要的意义。本文在对串行总线分析仪的功能和技术指标进行了充分分析的基础上,确定以Nios嵌入式处理器作为分析仪的核心控制器,并对设计的总体设计方案进行了详细论证。在硬件方面,将分析仪按照其功能划分为物理层波形采样硬件电路、波形译码模块、HDLC协议解码模块和DA控制模块。并且在结构上采用了模块化设计,以便于装置的测试,升级和维护。本文完成了各功能模块的硬件设计,详细分析了各模块的设计过程,并针对设计中采用的关键技术:Nios II嵌入式处理器技术、串行通讯波形采样技术、FPGA技术等做了重点阐述。在软件方面,以Nios II IDE作为开发平台,以Nios II嵌入式软核处理器作为运行平台,开发了分析仪的控制软件;以uVision2作为开发平台,开发了分析仪的显示和键盘控软件。实际测试及运行结果表明本设计理论分析正确,设计合理,研制的模块各项技术指标均满足设计要求。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 研究的目的和意义
• 1.2 基于Nios的串行总线分析仪的国内外发展概况
• 1.2.1 Nios嵌入式软核处理器技术现状
• 1.2.2 串行总线分析仪的技术现状
• 1.3 课题来源及主要研究内容
• 1.4 本文结构
• 第2章 设计原则及方案论证
• 2.1 设计要求
• 2.2 设计原则
• 2.2.1 硬件设计原则
• 2.2.2 软件设计原则
• 2.3 总体设计方案
• 2.3.1 波形检测电路方案
• 2.3.2 波形译码电路及HDLC协议解码器方案
• 2.3.3 处理器方案
• 2.3.4 存储器方案
• 2.3.5 键盘及显示方案
• 2.4 本章小结
• 第3章 硬件设计
• 3.1 物理层波形检测电路设计
• 3.1.1 物理层波形检测原理
• 3.1.2 物理层波形检测的硬件实现
• 3.1.3 DA控制模块
• 3.1.4 数字去抖逻辑
• 3.2 HDLC协议解码器模块设计
• 3.2.1 HDLC协议分析
• 3.2.2 HDLC协议解码器逻辑设计
• 3.3 Nios II处理器模块设计
• 3.3.1 外围设备
• 3.3.2 用户定制外设
• 3.3.3 SDRAM控制器
• 3.4 键盘显示电路设计
• 3.4.1 行列式键盘与单片机接口电路
• 3.4.2 液晶与单片机接口电路
• 3.5 PCB电路设计
• 3.6 本章小结
• 第4章 软件设计
• 4.1 软件需求分析
• 4.1.1 键盘控制和液晶显示软件
• 4.1.2 Nios II嵌入式控制程序
• 4.2 软件开发平台
• 4.3 液晶显示和键盘控制程序设计
• 4.3.1 主程序设计
• 4.3.2 光标移动键子程序
• 4.3.3 显示控制子程序
• 4.3.4 加减键子程序
• 2C总线读取数据程序'>4.3.5 虚拟I²C总线读取数据程序
• 4.4 Nios II嵌入式控制程序设计
• 4.4.1 主程序设计
• 4.4.2 中断处理子函数
• 4.5 本章小结
• 第5章 测试与结果分析
• 5.1 测试
• 5.1.1 测试方法
• 5.1.2 结果分析
• 5.1.3 测试过程中所遇到的问题及解决办法
• 5.2 本章小结
• 结论
• 参考文献
• 附录 PCB实物图
• 攻读学位期间发表的学术论文
• 致谢