8-10G低噪声频率综合器系统设计

论文摘要

频率合成器是电子系统的重要组成部分,是决定电子通讯系统性能的关键部件。随着现代电子通信技术的发展,系统对频率合成器的频率范围、频率分辨率、转换时间、频谱纯度和结构尺寸等指标提出了越来越高的要求。本课题就是研究小尺寸、宽频带、细步进、低相噪频率合成器。频率合成技术关注的是如何得到纯净的频率源。论文首先分析了频率合成器的主要部件：DDS、锁相环（Phase Locked Loop, PLL）、混频器、分频器和倍频器的相位噪声模型,并分析了这些器件产生杂散的主要原因。通过进一步对频率合成器的各种实现方法进行分析和比较,提出了DDS+PLL方案来实现课题,并进行了可行性论证。该方案是将DDS的高分辨率、高精确度、频率变化易于控制的优点与PLL良好的窄带跟踪性能相结合。本方案设计以小尺寸、低相噪频率合成器为目标,在方案、布板及结构设计上都进行了较为细致的考虑,对后期的研制工作具有一定的指导意义和参考价值。

论文目录

• 摘要
• Abstract
• 1 绪论
• 1.1 频率合成器概述
• 1.2 频率合成器的主要指标
• 1.3 8-10GHz频率合成器任务来源及设计目标
• 2 频率综合器基本电路
• 2.1 混频
• 2.2 倍频
• 2.3 分频
• 2.4 DDS
• 2.5 PLL
• 2.5.1 PLL基本结构
• 2.5.2 数字锁相环的噪声
• 2.5.3 PLL杂散
• 2.5.4 PLL锁定时间
• 3 8-10GHz低噪声频率综合器方案设计
• 3.1.整体方案考虑
• 3.2.相位噪声、杂散和最小步进计算
• 3.3 PLL设计
• 3.4. 十倍频器设计
• 3.5.电源滤波及结构设计
• 4 仿真及测试结果
• 4.1 相位噪声仿真
• 4.2 杂散仿真
• 4.3 锁定时间仿真
• 4.4 部分测试结果
• 4.5 存在问题及改进
• 5 结论
• 致谢
• 参考文献
• 附录1 混频器杂散计算程序
• 附录2 DDS时钟与输出频率混叠产生杂散计算程序