X微处理器高可靠低功耗SRAM的研究与设计实现

论文摘要

随着微电子技术的飞速发展,为了提高系统芯片（SOC）的性能,都会在SOC内嵌各种存储器,尤其是静态存储器（SRAM）,嵌入式SRAM由于兼容标准的CMOS工艺成为嵌入式存储器设计的首选。SRAM的存储单元阵列不论在芯片面积还是系统功耗上都占有非常大的比重,所以SRAM的性能和功耗决定了整个嵌入式系统的性能和功耗。由此可见,在SOC系统中设计高性能、低功耗、面积小、可靠性高的SRAM是至关重要的。针对SOC系统的要求,评估各项性能参数,在满足系统要求的基础上设计功耗低、速度快、面积小和可靠性高的SRAM是最优化的设计方案。本文用全定制的设计方法在0.25μm CMOS工艺下设计了一款高可靠低功耗的56K（512×16bit）SRAM,工作频率为100MHZ,单体SRAM芯片面积为4.78mm2,数据访问时间1.38ns,最大读写功耗为96.49mw。论文采用字线分割/位线分级、三级静态CMOS译码、自定时等方法降低SRAM功耗,使SRAM功耗比常规SRAM降低25%以上。论文采用裕度设计方法使SRAM的性能达到军品标准（温度范围-55℃—125℃,电压范围VDD±10%,抗震等）。另外设计中采用阵列冗余的方法大大提高了SRAM的成品率。经过模拟测试,所有性能参数符合设计要求,最终完成投片。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题研究背景
• 1.2 半导体技术和存储器设计的发展现状
• 1.3 半导体存储器的分类和基本结构
• 1.4 课题主要工作
• 1.5 文章的结构
• 第二章 X处理器SRAM低功耗设计实现
• 2.1 SRAM总体设计实现
• 2.2 SRAM单体设计实现
• 2.3 SRAM字线/位线低功耗结构设计
• 2.4 存储单元的设计
• 2.5 译码电路设计
• 2.6 预充电电路设计
• 2.7 读出敏感放大电路设计
• 2.8 内部时钟生成电路设计
• 2.9 字线脉冲生成电路设计
• 2.10 输入输出电路设计
• 2.11 自定时电路设计
• 2.12 提高SRAM成品率的冗余方法设计
• 2.13 本章小结
• 第三章 SRAM版图设计
• 3.1 SRAM版图设计方法与设计流程
• 3.2 SRAM版图设计布局布线策略
• 3.3 SRAM结构化版图设计
• 3.3.1 存储体单元版图设计
• 3.3.2 译码电路版图设计
• 3.3.3 灵敏放大器版图设计
• 3.3.4 整体版图效果
• 3.4 SRAM版图验证
• 3.5 本章小结
• 第四章 SRAM验证仿真与测试
• 4.1 SRAM验证仿真的规划思路
• 4.2 SRAM模拟仿真
• 4.2.1 存储体单元HSPICE模拟仿真与分析
• 4.2.2 译码电路HSPICE模拟仿真与分析
• 4.2.3 读出放大电路HSPICE模拟仿真与分析
• 4.2.4 SRAM全局模拟
• 4.3 SRAM在不同工艺环境条件下模拟验证分析
• 4.4 本章小结
• 第五章 SRAM在X处理器中的应用与性能分析
• 5.1 X微处理器各功能模块访问SRAM体系结构及接口信号
• 5.2 X微处理器中SRAM的数据通路及时序分析
• 5.3 X微处理器中SRAM的系统级验证
• 5.4 本章小结
• 第六章 结束语
• 6.1 课题工作总结
• 6.2 未来工作展望
• 致谢
• 参考文献
• 作者在学期间取得的学术成果