纳米SOI MOSFET的结构设计和性能分析

论文摘要

随着半导体器件等比例缩小至纳米领域,器件的部分技术指标已经或者正在接近其固有的物理极限,各种纳米效应与可靠性问题限制了器件的发展。改变器件结构是最有效的解决方法之一。基于SOI技术的新型器件被认为是纳米范围内具有应用前景的器件结构。本文从器件结构、电学特性和物理模型等方面对新型SOI MOSFET进行了分析研究。主要的研究工作和成果如下:1.首先在绝缘介质Halo结构的基础上引进金属异质栅（DMG: Dual-Material-Gate）结构,提出了绝缘介质Halo DMG MOSFET,研究了该器件的制备工艺流程,分析了该器件的电学特性。研究结果表明,沟道中出现电势阶梯分布,靠近漏端的金属屏蔽了漏电压对源-沟道势垒的影响,抑制了短沟道效应（SCE）。同时由于近源端存在电场峰值,电子的输运效率提高,电流增大。此外,漏端的电场峰值降低,有利于降低热载流子效应。由于DMG结构和介质Halo的相互耦合,阈值电压漂移和漏致势垒降低（DIBL:Drain-Induced-Barrier-Lowering）减小,亚阈值特性得到改善。与体硅器件相比,介质Halo异质栅MOSFET具有较高的跨导和较低的本征延迟,其截止频率fT可以达到GHz。开态电流（Ion）、关态电流（Ioff）、SCE之间的折中可以通过调整结构参数实现。2.基于二维泊松方程,建立了DMG全耗尽SOI MOSFET的阈值电压模型,模型考虑了不同栅介质介电常数的影响。模型的研究结果表明:相同结构参数下,栅介质介电常数增大,最小表面势值减小,栅控能力增强。此外,靠近漏端的金属的屏蔽作用增强,短沟道效应得到较大的改善;固定栅长下,控制栅和屏蔽栅的比例增大,最小表面势值减小。当介电常数在3.9到20之间时,阈值电压增加迅速,介电常数增加到20后,阈值电压增加趋于饱和。还研究了高k栅介质对DMG SOI MOSFET的影响,为高k栅介质DMG SOI MOSFET建立了表面势模型,模型中考虑了边缘电场效应和短沟道效应。为高k栅介质DMG SOI MOSFET确定了新的边界条件,利用变分法同时求解栅介质层、硅膜和埋氧化层中的电势泊松方程得到高k栅介质DMG SOI MOSFET的阈值电压模型。3.论文将DMG和非对称Halo结构同时引入全耗尽SOI MOSFET中,通过建立相应的解析模型,从理论上分析该新型器件的特性。通过在沟道源端一侧引入高掺杂Halo结构的DMG SOI MOSFET可以有效地降低亚阈值电流。利用常规漂移-扩散理论,在表面势模型的基础上推导出新结构的亚阈值电流模型。提出了一种分段近似方法,得到表面势的解析表达式,该表面势解析表达式和确切解的结果高度吻合。验证了得到的亚阈值电流模型,在亚阈值区二者得到的结果吻合得很好。4.论文通过比较薛定谔方程在方形势阱一阶微扰下和三角势阱下的解析解得到了适合于不同硅膜厚度的解,推导了肖特基源漏（SBSD: Schottky Barrier Source/Drain）超薄体双栅SOI MOSFET的漏电流模型。模型中考虑了势垒高度变化和载流子束缚效应。由于量子束缚效应的存在,第一个子带高于导带底,因此源漏端的势垒高度提高,载流子密度降低,漏电流降低。研究了高k栅介质对SBSD SOI MOSFET性能的影响。随着介电常数的增加,SBSD SOI MOSFET的驱动电流严重退化,结构不同退化机制也不同。对于源漏和栅堆叠的器件,在高k栅介质和硅衬底间增加SiO2界面层,随着SiO2厚度的增加,驱动电流增加。对于源漏和栅偏离的器件,除了增加SiO2界面层,还采用高k材料做为侧墙,提高开态电流。5.对原子层化学汽相淀积（ALCVD: Atom-Layer Chemical-Vapor-Depostion）方法淀积的HfO2/SiO2/p-Si MOS电容进行测试。高频时,积累电容出现了频率色散现象。提出了改进的五元件小信号等效模型,消除了频率色散,提取了寄生元件的值。通过分析和研究还发现,界面态存在时,高频C-V特性受到影响,从禁带中界面态的分布进行归纳,得到C-V曲线形变的规律。研究了形变曲线与理想C-V特性之间的偏离,给出了界面态电荷密度的分布,分析并给出了相对于实测C-V曲线的矫正线。通过比较理想的C-V曲线和得到的矫正线,提取了平带电压、栅氧化层电荷、SiO2/Si界面的界面态密度等电学参数。综上所述,本文在SOI MOSFET结构的基础上,提出了几种新型器件结构,并以数值仿真和物理建模等手段作了大量和深入的理论分析,研究了它们的器件性能,得到了一些有意义的结果,为纳米SOI MOSFET的实用化提供了指导。

论文目录

摘要

Abstract

第一章绪论

1.1 微纳米MOS 器件的发展及存在的问题

1.2 纳米器件的解决方案与实现途径

1.2.1 栅工程

1.2.2 沟道工程和超浅结技术

1.2.3 新型器件

1.3 SOI 技术的特点和优势

1.4 SOI 技术发展的现状

1.5 本文的主要研究工作和内容安排

第二章短沟道SOI MOSFET 的基础理论

2.1 短沟道全耗尽SOI MOSFET 的阈值电压模型

2.1.1 抛物线近似模型

2.1.2 准二维模型

2.2 短沟道全耗尽SOI MOSFET 的亚阈值斜率

2.3 全耗尽SOI MOSFET 的短沟道效应

2.4 本章小结

第三章异质栅全耗尽SOI MOSFET 的性能分析

3.1 异质栅全耗尽SOI MOSFET 结构的提出

3.2 绝缘介质Halo 异质栅MOSFET 的性能

3.2.1 模拟工具及模型参数的选择

3.2.2 绝缘介质Halo 异质栅MOSFET 结构的生成

3.2.3 绝缘介质Halo 异质栅MOSFET 的电学特性

3.2.4 器件缩小能力和结构参数的优化

3.3 异质栅全耗尽SOI MOSFET 的阈值电压模型

3.3.1 泊松方程的建立及边界条件的确定

3.3.2 阈值电压的推导

3.3.3 结论及分析

3.4 非对称Halo 异质栅全耗尽SOI MOSFET 的解析模型

3.4.1 表面势模型

3.4.2 亚阈值电流模型

3.4.3 结果与分析

3.5 本章小结

第四章肖特基源漏 SOI MOSFET 的物理模型

4.1 肖特基源漏 SOI MOSFET 提出的背景

4.2 肖特基源漏SOI MOSFET 的量子模型

4.2.1 方形势阱微扰模型

4.2.2 三角形势阱模型

4.2.3 模型结果和分析

4.3 肖特基源漏SOI MOSFET 的电流模型

4.3.1 肖特基源漏SOI MOSFET 的电流输运机制

4.3.2 电流输运方程

4.3.3 结果与讨论

4.4 本章小结

第五章高k 栅介质 SOI MOSFET 的电特性分析

5.1 高k 栅介质异质栅全耗尽SOI MOSFET 的基本特性

5.1.1 FIBL 效应对器件性能的影响

5.1.2 高k 栅介质器件中的泊松方程和边界条件

5.1.3 变分法推导阈值电压模型

5.1.4 结果和分析

5.2 高k 栅介质肖特基源漏SOI MOSFET 的特性

5.2.1 高k 栅介质对器件性能的影响

5.2.2 器件性能提高的改进措施

5.3 本章小结

第六章高k 栅介质 MOS 电容 C-V 特性的实验研究

6.1 可靠性测试系统

6.1.1 Kerthley82-WIN 同步C-V 测试系统

6.1.2 SIGATONE S1160 探针台

6.2 五元件电路模型修正的双频C-V 法

6.2.1 C-V 测量中的实际因素

6.2.2 五元件等效小信号模型

6.2.3 模型的实验验证及参数的提取

6.3 界面陷阱电荷的测量

6.3.1 界面态对高频C-V 特性的电容贡献和电压扩展

6.3.2 高频C-V 线的电压偏移和界面态分布的关系

6.3.3 界面态引起的C-V 曲线偏移结果讨论

6.3.4 C-V 曲线测量界面态密度

6.3.5 实验结果与分析讨论

6.4 本章小结

第七章结论与展望

7.1 结论

7.2 展望

致谢

参考文献

作者攻读博士期间的研究成果和参加的科研项目

纳米SOI MOSFET的结构设计和性能分析

论文摘要

论文目录

相关论文文献

猜你喜欢