FPGA中基于DLL的时钟网络的设计

论文摘要

锁相电路作为FPGA时钟分布网络的重要组成部分,对整个芯片的及其系统的工作性能的好坏起着十分重要的作用,尤其是高速应用环境下。本文研究了锁相环的基本结构与系统构架及其性能优劣。以数字延迟锁相环为基础,并采用数模混合技术,实现了带电源控制的数字延迟锁相环。在数字延迟锁相环设计中,先整体讲述电路的整体构架的设计,然后详细阐述了基本模块的实现方法与原理。同时基于降低功耗的考虑,电路中引入Shut-Down电源控制技术,一方面降低DLL的工作电压,另一方面也使DLL在不工作处于停机状态时,极大地降低功耗。本论文所研究的延迟锁相环芯片是FPGA芯片中的一部分,主要负责其中高性能的时钟分布实现,它是在0.25微米的CMOS标准工艺下实现的。该DLL的工作时钟的输入范围为25MHz到200MHz,与它类产品相比具有更高的精度、更低的功耗和达到了较高的性能指标。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 论文的背景
• 1.2 研究的意义和存在的问题
• 1.3 国内外研究进展
• 1.4 本论文主要的工作
• 1.5 本文的结构
• 第二章 FPGA 的基本原理与基本构架
• 2.1 FPGA 介绍
• 2.2 FPGA 的结构
• 2.2.1 可编程阵列
• 2.2.2 输入输出模块
• 2.2.3 可配置逻辑模块
• 2.2.4 专用存储器
• 2.2.5 布线资源
• 2.2.6 锁相电路
• 2.3 本章小结
• 第三章 锁相环和延迟锁相环的基本原理
• 3.1 锁相环的基本原理
• 3.1.1 锁相环的结构
• 3.1.2 锁相环的线性模型
• 3.1.3 电荷泵锁相环
• 3.2 延迟锁相环原理
• 3.2.1 延迟锁相环的基本原理
• 3.2.2 延迟锁相环的基本结构
• 3.3 本章小结
• 第四章 数字延迟锁相环设计
• 4.1 本项目中数字延迟锁相环概述
• 4.2 本项目所采用的数字延迟锁相环的结构框图与原理
• 4.2.1 简化DLL 的原理与基本框图
• 4.2.2 数字DLL 的结构框图与原理
• 4.3 各部分电路的形式
• 4.3.1 鉴相器
• 4.3.2 延迟单元
• 4.3.3 可调延迟线
• 4.3.4 时钟移相器
• 4.3.5 输出选择及其各种输出时钟的生成
• 4.3.6 主延迟器
• 4.3.7 控制电路设计
• 4.3.8 采用格雷码计数器来实现数据选择器的编码
• 4.4 低功耗设计
• 4.5 FPGA 中的时钟网络分布
• 4.6 本章小结
• 第五章 FPGA 仿真平台的建立以及DLL 在FPGA 系统中的仿真
• 5.1 DLL 的仿真方法
• 5.1.1 相位检测器的仿真
• 5.1.2 控制器的仿真
• 5.1.3 延迟单元的仿真
• 5.1.4 整个全数字延迟锁相环的仿真
• 5.2 FPGA 仿真平台的搭建原理及其方法
• 5.2.1 FPGA 配置下载模式介绍
• 5.2.2 基于SelectMap 下载模式的FPGA 仿真平台搭建原理及其方法
• 5.3 针对FPGA 系统中的时钟分布网络进行的DLL 功能仿真结果
• 5.4 本章小结
• 第六章 总结
• 致谢
• 参考文献
• 附录