高性能微处理器中缓存器(CACHE)的后端设计

高性能微处理器中缓存器(CACHE)的后端设计

论文摘要

CACHE设计是高性能微处理器设计的一个关键部分。本文的研究重点在于如何用静态存储器(SRAM),实现一个速度达到1GHZ的大容量片内CACHE。从电路设计和版图设计两方面探索CACHE的设计方法。本文着重研究了CACHE的电路结构,存储器单元(CELL)和读写电路的设计,译码器电路设计方法等。介绍了CACHE内可测性电路设计,介绍了内建自测试、内建自修复和扫描链测试相结合的设计方法。CACHE的物理设计以全定制设计方法为主,本文阐述了存储器CELL以及大规模全定制存储器阵列版图的设计方法。高速大容量CACHE的时序分析是物理实现的难点之一,课题使用动态和静态时序分析两种手段相结合的时序分析方法,采用层次化建模,减小数据量。快速准确的针对大容量CACHE进行时序分析。可靠性分析也是CACHE设计的关键点,针对不同电路特点,采用层次化噪声分析,有效提高了CACHE的可靠性。课题通过物理验证,确保了设计的正确性,经过流片试验,对封装后的芯片进行测试,结果表明,课题完成了一个大容量高速CACHE的物理设计,性能符合设计指标。

论文目录

  • 摘要
  • ABSTRACT
  • 第一章 绪论
  • 1.1 课题背景
  • 1.2 国内外对片内CACHE 的研究现状
  • 1.3 课题的主要研究工作
  • 第二章 CACHE 的设计要求
  • 2.1 CACHE 的工作原理
  • 2.2 CACHE 的分类
  • 2.3 CACHE 的设计要求
  • 2.4 本章小结
  • 第三章 CACHE 的后端设计方法研究
  • 3.1 电路设计
  • 3.2 版图设计
  • 3.3 可测性设计
  • 3.4 本章小结
  • 第四章 一款高性能微处理器中二级CACHE 的后端设计
  • 4.1 设计目标
  • 4.2 读写电路设计
  • 4.3 布局布线规划
  • 4.4 时钟设计
  • 4.5 可测性设计
  • 4.6 时序验证方法
  • 4.7 可靠性分析方法
  • 4.8 本章小结
  • 结束语
  • 参考文献
  • 致谢
  • 攻读学位论文期间发表的论文
  • 相关论文文献

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