高吞吐率XTS-AES加密算法的硬件实现

论文摘要

近年来,随着个人电脑的日益普及,磁盘和磁带驱动器上个人敏感数据的安全成为一个越来越严重的问题。针对这个问题,IEEE 1619安全存储委员会（SISWG）于2008年4月正式公布了XTS-AES算法标准,该算法标准是针对高性能RAID应用,固态硬盘驱动器和光纤通道的一种新的加密模式,以解决块导向存储设备上的数据加密问题。本论文首先深入分析了XTS-AES的算法描述和应用环境,并比较了一些IP公司生产的XTS-AES加密模块在面积、性能上的优劣,进而在重点提高吞吐率的前提下采用全流水设计和优化算法的模乘模块实现了XTS-AES的硬件加密电路。在XTS-AES加密算法的硬件电路设计中,通过展开数据通路的方式,提高了吞吐率;同时还通过采用内部流水线结构优化关键路径的方式,提高了电路的时钟频率和整体工作性能。本论文采用自顶向下（TOP-DOWN）的设计方法,用Verilog HDL完成了XTS-AES硬件电路的RTL（Register Transfer Level code）设计,并使用EDA工具进行了逻辑仿真和FPGA验证。仿真和验证结果表明,该加密硬件电路的加密功能正确;采用UMC 90nm CMOS标准单元库完成综合。分析结果表明,整个设计的规模约为203K等效门,最大工作频率为262MHz,满足了设计的预定要求。

论文目录

• 摘要
• Abstract
• 1 绪论
• 1.1 课题研究背景及意义
• 1.2 国内外研究动态
• 1.3 本文的主要工作
• 1.4 本文研究内容及组织结构
• 2 对称密码体制
• 2.1 分组密码概述
• 2.2 密码工作模式
• 2.2.1 电子密码本模式（ECB）
• 2.2.2 密码分组链接模式（CBC）
• 2.2.3 计数器模式（CTR）
• 2.2.4 输出反馈模式（OFB）
• 2.3 XTS-AES 工作模式的算法和原理
• 2.3.1 单个128-bit 数据块的XTS-AES 加密算法
• 2.3.2 数据单元的XTS-AES 加密算法
• 2.4 可调分组密码的安全模型
• 2.5 本章小结
• 3 XTS-AES 硬件加密的架构设计及各模块实现
• 3.1 系统结构的建立
• 3.1.1 总体方案
• 3.1.2 功能模块划分
• 3.1.3 模块之间的调用关系
• 3.2 各功能模块设计
• 3.2.1 全流水AES 加密算法模块设计
• 3.2.2 模乘模块设计
• 3.2.3 密文窃取模块设计
• 3.2.4 整体数据通路设计
• 3.3 本章小结
• 4 整体性能分析和功能仿真
• 4.1 仿真结果
• 4.1.1 AES 模块的仿真
• 4.1.2 XTS-AES 系统的仿真
• 4.2 FPGA 验证
• 4.3 综合结果
• 4.4 性能分析与比较
• 4.5 本章小结
• 5 结论与展望
• 致谢
• 参考文献
• 附录1 攻读硕士学位期间发表的主要论文和申请专利
• 附录2 XTS-AES 硬件加密电路的综合报告