论文题目: CMOS高速串行数据接收器的研究和设计
论文类型: 博士论文
论文专业: 微电子学与固体电子学
作者: 黄林
导师: 洪志良
关键词: 串行数据通信,接收器,半速时钟结构,并行采样技术,双环路结构,均衡器,采样器,时钟数据恢复,鉴相器,串并转换及检测
文献来源: 复旦大学
发表年度: 2005
论文摘要: 串行数据通信在网络传输、背板连接和I/O接口等领域应用非常广泛。不断增加的网络带宽需求已使数据传输率达到Gb/s以上,系统集成、低成本和低功耗的要求则需要在CMOS工艺中实现高速串行收发器。论文的主要工作是研究和设计单片集成的CMOS高速串行数据接收器。 首先,分析了高速数据传输系统中的一些设计考虑。其中包括电压噪声和时序噪声的产生和抑制;通过对传输介质的特性分析,提出了信道均衡中的电路设计;在接收器时钟恢复中分析了基于两种不同鉴相器的结构选择。论文中两个不同接收器电路的设计也印证了这些考虑。 然后,重点介绍了一种单片集成的1.25.Gbps以太网接收器的设计和实现。为了降低系统和时钟电路的设计难度以及节省功耗,接收器体系采用了半速时钟的结构。为了补偿信号传输中的高频损失,在接收器前端设计了一种基于干兆铜缆连接的可编程固定均衡器和一种增益可调的有源均衡器电路。在时钟数据恢复中利用线性环路的优点,改进了一种易于和电荷泵锁相环相结合的半速线性鉴相器。并相应设计了一种简单实用的半速串并转换电路和同步Comma检测电路,缓解高速下的时序紧张。基于0.18μm CMOS工艺下的仿真,证明上述改进是有效的。实验芯片采用0.18μm 1P6M CMOS数字工艺实现,接收部分的有源面积为1.2×1.0 mm~2。测试结果表明前端均衡器在1.25 Gb/s速率下给出了比较理想的数据波形,恢复时钟抖动的标准偏差为8 ps,接收器内核电路在1.8 V电源电压下功耗约为60 mW。 接着,研究了更高速率下10Gbit以太网接收器的实现结构,介绍了一种四通道3.125-Gbps串行数据接收器的设计。电路采用了多相时钟结构和并行采样技术以降低电路速度要求;电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感;时钟数据恢复电路采用1/5速率时钟降低振荡器的设计难度,并同时完成1:5解串功能,节省电路功耗;在并行输出驱动器中,利用片上电流参考节省了传统结构中的一个外接电阻。电路采用0.18岬CMOS工艺设计和仿真,总体功耗为95 mW,625 MHz恢复时钟的抖动峰峰值小于65 ps,电路在3.125 Gb/s的数据率和各种工艺角下工作正确。 最后,对论文工作进行了总结,并提出了今后工作的建议。
论文目录:
摘要
Abstract
目录
第一章 引言
1.1 论文的研究背景和意义
1.1.1 串行数据通信的应用
1.1.2 传输速率和网络带宽的增加
1.1.3 CMOS工艺中的实现
1.2 论文的主要工作和创新
1.3 论文的组织结构
第二章 数据传输系统慨述
2.1 基带传输系统结构
2.2 10-Gbase以太网
2.3 千兆以太网标准
2.4 线路编码
第三章 系统研究
3.1 信号完整性考虑
3.1.1 电压噪声
3.1.2 时序噪声
3.2 信道分析和均衡
3.2.1 传输介质特性分析
3.2.2 均衡器原理
3.2.3 发送均衡
3.2.4 接收均衡
3.3 时钟恢复
3.3.1 锁相环
3.3.2 鉴相器
第四章 半速结构的1.25-Gbps以太网接收器的设计实现
4.1 体系结构
4.2 前端均衡器
4.2.1 设计原理
4.2.2 固定均衡器设计
4.2.3有源均衡器设计
4.3 时钟与数据恢复
4.3.1 双环路结构
4.3.2 鉴相器
4.4 压控振荡器
4.4.1 延迟单元
4.4.2 偏置产生电路
4.4.3 频率-电压特性
4.5 电荷泵和环路滤波器
4.6 环路设计
4.7 串并转换及COMMA检测
4.7.1 串并转换电路结构比较
4.7.2 串并转换电路设计
4.8 辅助电路
4.9 电路仿真
4.10 芯片测试
第五章 四通道3.125-Gbps串行接收器的研究设计
5.1 接收器电路结构
5.2 接收器前端
5.2.1 前置放大器
5.2.2 采样器
5.3 数据鉴相器
5.3.1 电路结构
5.3.2 常跨导偏置
5.4 字节对准
5.5 通道对准
5.6 输出接口电路
5.7 仿真及小结
第六章 总结
参考文献
致谢
论文独创性声明
谈文使用授权声明
发布时间: 2005-09-19
标签：串行数据通信论文; 接收器论文; 半速时钟结构论文; 并行采样技术论文; 双环路结构论文; 均衡器论文; 采样器论文; 时钟数据恢复论文; 鉴相器论文; 串并转换及检测论文;