数字音频无线传输系统中的前向纠错电路及硬件验证平台的设计与实现

论文摘要

本文研究了一种应用于数字音频无线传输系统中的前向纠错（FEC）算法和相应的电路设计,搭建了一个硬件验证平台,并在验证平台上完成了电路的误比特率测试。测试结果显示,当信道误比特率为3×10-3时,经过前向纠错,误比特率降到10-7以下。在前向纠错的设计部分,文章首先根据系统的误比特率要求选择了RS（Reed-Solomon）码和交织器作为前向纠错部分的基本构架,再根据Matlab的仿真结果得到了具体的编解码参数和码字结构,最后在FPGA中用硬件描述语言VerilogHDL实现了各个编解码模块,并给出了测试数据、实现结果及时序仿真波形图。在系统设计过程中,对模块的合理划分及各个模块之间的协同工作做了仔细的推敲。按照自上而下的设计方法将各个模块逐一细化,各模块之间通过端口信号连接来进行通信,模块内部则由状态机控制时序。在编写代码时,采用尽量贴近硬件的实现方式,充分考虑FPGA芯片内部资源的合理开销及VerilogHDL的可并发执行的设计理念,力求做到耗用资源少而速度快,以满足产品成本、性能和实用性的要求。在硬件验证平台的设计部分,文章根据音频信号的特点选择了适当的外围芯片,并且针对无线传输接收端的同步问题,采用了三种算法来减少失步现象,即扰码/解扰算法,改进型的过采样算法,以及帧同步协议。本文对硬件验证平台的外围电路和相关算法也作了详细介绍。

论文目录

• 第一章 引言
• 1.1 研究目标
• 1.2 研究内容
• 1.3 开发环境
• 1.4 研究意义
• 1.5 论文各章节内容概述
• 第二章 信道与编码理论简介
• 2.1 编码信道模型
• 2.2 差错控制的途径
• 2.3 差错控制系统和纠错码分类
• 2.4 常见循环码简介
• 2.4.1 循环冗余校验码
• 2.4.2 BCH 码
• 2.4.3 RS 码
• 2.5 交织
• 2.6 码字与数据的联系
• 2.7 方案选择
• 2.8 本章小结
• 第三章 前向纠错电路的设计、仿真与实现
• 3.1 系统构建
• 3.1.1 需求分析
• 3.1.2 系统仿真结果
• 3.2 编码电路的设计与实现
• 3.2.1 RS （10,8） 编码器设计与实现
• 3.2.2 交织器设计与实现
• 3.2.3 RS （20,16） 编码器设计与实现
• 3.2.4 位宽变换
• 3.3 解码电路的设计与实现
• 3.3.1 RS （20,16） 解码器设计与实现
• 3.3.2 解交织器设计与实现
• 3.3.3 RS （10,8） 解码器设计与实现
• 3.4 前向纠错电路的仿真
• 3.4.1 测试系统电路介绍
• 3.4.2 时序仿真
• 3.4.3 FPGA 实时仿真
• 3.5 本章小结
• 第四章 音频传输验证平台的设计与实现
• 4.1 平台主体框架
• 4.2 发送端各模块设计与实现
• 4.2.1 纯音频数据的提取
• 4.2.2 扰码
• 4.2.3 加帧头
• 4.2.4 RF 发送和接收
• 4.2.5 发送端硬件外观图
• 4.3 接收端各模块设计与实现
• 4.3.1 异步时钟恢复
• 4.3.1.1 MAX9485 简介
• 4.3.1.2 时钟恢复与同步
• 4.3.2 帧同步
• 4.3.3 解扰
• 4.3.4 数模变换
• 4.3.5 接收端硬件外观图
• 4.4 本章小结
• 第五章 音频传输验证平台的误比特率测试
• 第六章 结论与展望
• 致谢
• 参考文献
• 个人简历