新型1/100s计时器的硬件描述与前端设计

论文摘要

高精度计时器常用于体育竞赛及各种要求有较精确定时的技术领域。通常,采用中规模集成电路即可实现高精度计时器的设计。本项研究将基于新一代硬件描述语言(HDL)、采取ASIC(专用集成电路)设计方法,实现1/100s计时器的前端设计。本计时器包括键输入模块、时钟分频模块、开关及控制模块、时钟定时模块、显示模块,以完成1/100s计时器所界定的功能。 本文从定时器的功能要求入手,首先讨论了各个模块的输入和输出信号及其模块间的信号对应关系,然后采用EDA的方式,利用硬件描述语言对各个模块进行描述,并进行RTL仿真。其内容丰富、数据可靠,具有较强的可操作性。 在键输入模块中,将产生消除抖动后的reset0(复位脉冲输出)和on_off0(启/停脉冲输出)。时钟分频子模块clk_div实际上是一个用计数器进行分频的分频电路,1kHz时钟信号clk经10次分频后得到作为计数脉冲clk0的100Hz时钟脉冲信号,再经4次分频即可得到25Hz的clk1输出。控制子模块是根据计时器的工作状态,控制是否输出计数允许信号enable,它用于控制计数子模块的计数工作。计时子模块是一个定时计数器,用来产生要显示的8位计时信息,当使能信号enable有效时计数器开始有效计数。计时器显示模块的输入信号为计时模块输出的计时信息;它的输出信号是choose和segment,驱动用于计时显示的8个LED七段显示数码管。在输出信号中,由于八进制计数器循环计数,LED七段显示数码管循环点亮来显示计时器的计时输出。 对各个功能模块进行硬件描述以后,然后采用新一代可编程逻辑器件开发软件平台QuartusⅡ,进行逻辑功能仿真与时序验证,并在具体的FPGA器件上进行了综合和适配。

论文目录

• 摘要
• ABSTRACT
• 第一章 引言
• 第二章 基于硬件描述语言（HDL）的电路设计
• 第三章 计时器的硬件描述语言（VHDL）设计
• 3.1 1/100s计时器的功能描述
• 3.2 计时器的模块划分
• 3.3 计时器的模块设计
• 3.3.1 键输入模块
• 3.3.2 时钟分频模块
• 3.3.3 控制模块
• 3.3.4 计时模块
• 3.3.5 显示模块
• 3.4 计时器的顶层设计
• 第四章 1/100S计时器的FPGA实现
• 4.1 设计平台与器件的选择
• 4.2 QuartusII时序仿真
• 4.2.1 键输入模块的时序仿真
• 4.2.2 时钟分频模块的时序仿真
• 4.2.3 控制模块时序仿真
• 4.2.4 计时模块时序仿真
• 4.2.5 显示模块时序仿真
• 4.2.6 顶层模块时序仿真
• 参考文献
• 致谢
• 学位论文评阅及答辩情况表