32位高速加法器设计

论文摘要

加法器是一种基本的数字运算电路,经常使用在数字电路的关键路径中。因此,高性能加法器的设计对数字设计尤为重要。针对高速电路设计,完全基于标准单元库的设计受限于标准单元库,不能提供满足设计要求性能的单元。完全基于全定制设计的数字电路虽然规模大、设计时间长,效率较低,但对性能的提高却非常明显。对于高性能设计,本文选择全定制设计方法来提高加法器的性能。本文从研究加法器的基本算法着手,分析和比较了传统加法器的算法和几种前置进位算法结构。基于对子模块的算法研究和结构分析,以及对各个模块单元进行晶体管级的设计,本着尽可能提高加法器运算速度的原则,给出了六种基于不同算法的前置进位加法器优化结构。选择性能较好的HC结构,克服动态电路结构不对称的困难,完成版图优化设计。在时序控制的角度方面,研究了提高加法器性能的方法。在研究了前置进位加法器的算法和结构基础上,又对多米诺电路的时钟控制技术进行深入的分析。提出了前置进位结构和自定时时钟控制相结合的设计方法,设计出的32位多米诺加法器能够有效的提高时钟使用率。本文基于TSMC0.18um工艺,使用多米诺逻辑和自定时技术,以高速运算作为设计目标设计了一个32位的高速CMOS加法器。在对关键路径的HSPICE仿真中,加法器的最大延时为970ps,约为相同工艺下13倍FO4的延时,时钟频率达到1GHz。同时,本文使用verilog-XL编写测试向量,对加法器进行完全仿真测试,确保了逻辑功能的正确性。

论文目录

• 摘要
• Abstract
• 第一章 引言
• 1.1 高速加法器的研究意义
• 1.2 高速加法器的研究背景和现状
• 1.3 课题研究内容
• 1.4 设计功能和设计方法
• 第二章 加法器的工作原理
• 2.1 传统的加法运算及加法器
• 2.1.1 一位加法运算——半加器和全加器
• 2.1.2 行波进位加法器
• 2.1.3 PG行波进位加法器
• 2.1.4 曼彻斯特进位链加法器
• 2.1.5 旁路进位加法器
• 2.1.6 超前进位加法器
• 2.1.7 选择进位加法器
• 2.2 前置进位加法器
• 2.2.1 Brent-Kung树
• 2.2.2 Sklansky树
• 2.2.3 Kogge-Stone树
• 2.2.4 Han-Carlson树
• 2.2.5 Knowles树
• 2.2.6 Ladner-Fiseher树
• 2.3 混合树型/选择进位加法器
• 2.4 各种前置进位加法器的比较
• 第三章 加法器的时钟设计
• 3.1 常规的多米诺电路时序控制
• 3.2 容偏斜的多米诺电路时序控制
• 3.3 时钟延时的多米诺电路时序控制
• 3.4 自定时时钟
• 3.4.1 双轨多米诺逻辑
• 3.4.2 自定时控制
• 第四章 电路设计
• 4.1 前端输入寄存器的电路设计
• 4.1.1 电路的设计
• 4.1.2 电路的仿真
• 4.2 前置进位信号产生器的电路设计
• 4.2.1 电路的设计
• 4.2.2 电路的仿真
• 4.3 前置进位树单元的电路设计
• 4.3.1 电路的设计
• 4.3.2 电路的仿真
• 4.4 求和逻辑的电路设计
• 4.4.1 电路的设计
• 4.4.2 电路的仿真
• 4.5 后端输出寄存器的电路设计
• 4.5.1 电路的设计
• 4.5.2 电路的仿真
• 4.6 加法器的整体电路设计
• 4.6.1 Brent-Kung加法器的电路设计
• 4.6.2 Sklansky加法器的电路设计
• 4.6.3 Kogge-Stone加法器的电路设计
• 4.6.4 Han-Carlson加法器的电路设计
• 4.6.5 Knowles加法器的电路设计
• 4.6.6 Ladner-Fischer加法器的电路设计
• 4.7 各种前置进位加法器的仿真结果及分析
• 4.7.1 功能仿真
• 4.7.2 性能仿真
• 第五章 版图设计
• 5.1 动态电路单元版图设计及验证
• 5.1.1 前置进位信号产生器
• 5.1.2 前置进位树
• 5.1.3 求和逻辑
• 5.2 外围电路单元版图设计及验证
• 5.2.1 前端输入寄存器
• 5.2.2 后端输出寄存器
• 5.2 总体版图设计及验证
• 第六章 结论
• 参考文献
• 在学研究成果
• 致谢