可配置的IIC协议控制器IP核的设计

论文摘要

随着FPGA的快速发展,促使了SOPC系统的形成。为了使系统与外部设备实现通信,通常需要进行总线的扩展,而在扩展中串行总线以结构简单的优势,得到了广泛的应用。大多数总线控制器IP核是有自主知识产权的,为了更灵活的构建SOPC系统,有必要设计自己的IP核。IIC总线是一种结构简单,连线少,应用广泛的总线协议。本文针对Avalon总线接口及分频问题,在完全兼容IIC协议的前提下,提出了可配置的IIC协议控制器IP核结构,该IP核通过增加一个配置寄存器配置分频参数,并且在分频方式选择上,可以选择配置寄存器配置方式或传统的直接输入分频值的方式。当选择配置寄存器配置方式时,只需输入分频参数即可实现分频,使得分频值的输入更加简捷、方便。所设计的可配置的IIC协议控制器IP核分为四个模块,分别是IIC控制模块、并行数据收发模块、串行数据收发模块、时钟模块,应用Verilog语言编写了该IP核。并用软件进行仿真与综合,仿真结果表明,用配置寄存器配置分频参数所得到的分频值与由计算所得的结果一致,实现了在63MHz以下全局限时钟的分频以及数据的传输;综合结果表明,占用资源符合设计要求,最大全局时钟可以达到260MHz。使用Altera的FPGA对该IP核进行了验证,结果表明,将数据由PC机发送到带有IIC接口的EEPROM上并进行回读对比,得到一致的结果。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 集成电路发展状况及趋势
• 1.2 IIC 的发展状况
• 1.3 课题研究的目的及意义
• 1.4 论文的主要内容
• 第2章 IIC 总线协议及验证平台
• 2.1 IIC 总线协议
• 2.1.1 IIC 总线工作方式
• 2.1.2 IIC 总线时钟同步与仲裁
• 2.2 SOPC 开发平台
• 2.2.1 SOPC 应用及开发流程
• 2.2.2 Nios II 平台
• 2.2.3 Avalon 总线
• 2.3 本章小结
• 第3章 可配置IIC IP 核设计
• 3.1 模块的化分
• 3.1.1 IIC 控制模块
• 3.1.2 并行数据收发模块
• 3.1.3 串行数据收发模块
• 3.2 可配置的IIC 结构
• 3.3 时钟模块
• 3.3.1 分频原理
• 3.3.2 时钟分频计算
• 3.3.3 时钟分频配置
• 3.4 本章小结
• 第4章 功能仿真与综合
• 4.1 模块仿真
• 4.1.1 分频仿真
• 4.1.2 串行数据收发模块的仿真
• 4.1.3 并行数据收发模块的仿真
• 4.1.4 整体模块的仿真
• 4.2 综合分析
• 4.3 硬件验证与实现
• 4.3.1 验证环境
• 4.3.2 验证内容
• 4.3.3 验证结果
• 4.4 本章小结
• 结论
• 参考文献
• 攻读硕士学位期间发表的学术论文
• 致谢