具有BIT能力的加速度计模拟器设计

论文摘要

本论文设计了一种具有BIT（机内测试）能力的加速度计模拟器,这种模拟器既可以引入闭环测试系统,代替仿真模型中的加速度计模型进行硬件在回路仿真;亦可以在实际应用中作为真实的加速度计使用,进行对目标物体的加速度测量。本文的具体研究工作包括如下四部分内容:首先,论述基于DSP2812设计具有BIT能力的加速度计模拟器的优点,详细介绍模拟器的硬件设计和程序编写的主要思想,给出了系统硬件和软件的模块化设计方案。本系统硬件设计采用双电路板的结构方案,主电路板负责系统的上电BIT和启动BIT、硬件在回路仿真应用或实际应用、故障模拟,主板中设计了丰富的通讯接口:4路A/D采样接口、6路开关量I/O接口、1路RS-232串行接口、1路CAN总线接口、1路同步串行口。从电路板作为系统的硬件冗余备份,当主电路板发生故障时,由其接替主电路板工作,两板之间通过同步串行口SPI进行通讯。在硬件设计的基础上,通过软件编程实现了系统的如下功能:第一个功能:系统既可以在硬件在回路仿真中的应用,亦可以在实际应用中作为测量目标物体加速度的加速度计来使用。第二个功能:系统的上电BIT和启动BIT,并且能通过CAN总线发送测试的结果。第三个功能:故障重构,当检测到数字系统的某个模块出现故障时,能通过故障重构模块进行系统重构,保证正常工作不受影响。第四个功能:模拟加速度计故障信号。最后进行系统测试,测试结果表明,系统工作良好,能实现上述的功能。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 课题来源和意义
• 1.2 BIT技术研究现状
• 1.2.1 BIT技术
• 1.2.2 BIT技术国外研究现状
• 1.2.3 BIT技术国内研究现状
• 1.3 容错技术研究现状
• 1.4 本文主要研究内容
• 第2章 加速度计模拟器系统的总体设计思想
• 2.1 系统的功能分析
• 2.2 系统硬件设计方案
• 2.2.1 任务分析
• 2.2.2 硬件的模块化设计方案
• 2.3 系统软件方案设计
• 2.3.1 任务分析
• 2.3.2 软件的模块化设计方案
• 2.4 本章小结
• 第3章 具有BIT能力的加速度计模拟器的硬件设计
• 3.1 主电路板模块的设计实现
• 3.1.1 处理器芯片的选择
• 3.1.2 DSP的锁相环PLL时钟设置
• 3.1.3 DSP的JTAG仿真接口
• 3.1.4 电源与复位电路
• 3.1.5 CAN总线通讯接口电路
• 3.1.6 A/D采样模块电路
• 3.2 BIT模块的设计实现
• 3.2.1 环绕BIT技术
• 3.2.2 模拟开关选型
• 3.2.3 BIT电路设计
• 3.3 故障重构电路板的设计实现
• 3.3.1 故障重构方案
• 3.3.2 故障重构电路
• 3.4 系统抗干扰设计
• 3.5 本章小结
• 第4章 具有BIT能力的加速度计模拟器的软件设计
• 4.1 软件开发环境
• 4.2 系统的初始化程序
• 4.2.1 系统时钟、锁相环、看门狗、中断模块初始化程序
• 4.2.2 定时器模块的初始化程序
• 4.2.3 A/D采样模块的初始化程序
• 4.2.4 系统通讯总线的初始化程序
• 4.3 系统的BIT程序设计
• 4.3.1 CAN自测试程序
• 4.3.2 SPI自测试
• 4.3.3 串口自测试程序
• 4.3.4 A/D、电源、加速度计自测试程序
• 4.3.5 启动BIT程序
• 4.4 系统工作程序设计
• 4.4.1 用作实际加速度计时的程序
• 4.4.2 用作硬件在回路仿真时的程序
• 4.5 故障模拟程序
• 4.6 故障重构程序
• 4.7 系统的通讯协议
• 4.8 本章小结
• 第5章 系统测试及结果分析
• 5.1 加速度计模拟器的单机测试
• 5.2 系统的联调测试及其结果分析
• 5.2.1 系统联调测试准备
• 5.2.2 系统联调测试及结果分析
• 5.3 本章小结
• 结论
• 参考文献
• 攻读学位期间发表的学术论文
• 致谢