JTAG软核测试与应用设计

论文摘要

如今的数字电子系统,大量地采用了诸如PGA、BGA等高度封装器件,使得PCB上各器件之间的连线间距越来越细密。同时,数字系统中可供测试的结点间距亦越来越小,有的甚至成为隐性的不可达结点,使得基于探针的传统测试方法将难堪重任。随着电子技术的飞速发展,电路板测试技术出现了重大变革,一项新的电路PCB板上的IC之间的互连测试技术在20世纪末诞生并且得到了迅速广泛的应用。这项测试技术就是IEE1149.1标准,又称JTAG规范规定的边界扫描测试技术。JTAG规范不仅推动了可测性设计的发展,大大降低了电路板测试的成本和时间,而且为芯片内部寄存器提供了一种方便有效的“下载”和“读取”方式。JTAG即IEEE1149.1标准,只需5根引脚就可以实现数据的传输功能。它不但能测试各种集成电路芯片,也能测试芯片内各类宏单元,还能测试相应的印刷板电路。作为一种结构插入的可测性设计技术,边界扫描测试技术将边界扫描测试单元（Boundery-scan Cell,BSC）插在集成电路内部每一个输入输出引脚上。BSC的作用就相当于施加测试激励和观察测试响应的内建虚拟测试探头。本文通过对JTAG进行深入的研究,提出了一种实现JTAG结构的具体方法,实现了JTAG芯片设计。首先建立了基于Verilog的JTAG软核的RTL级模型,之后又实现了JTAG软核的逻辑综合和版图设计。本文的主要工作分为如下几个部分:（1）边界扫描技术的研究;（2）JTAG的Verilog模型的建立与验证;（3）JTAG软核的逻辑综合;（4）JTAG版图设计。设计结果表明整个边界扫描测试系统工作完好,符合设计目标。本文的特点是紧扣IEEE1149.1标准,并对JTAG进行RTL级建模和仿真以及首次对JTAG指令进行了分析,得出JTAG软核的基础测试满足设计要求;并以JTAG芯片的整个设计流程为主线,研究和讨论了JTAG芯片的设计思路与方法以及ASIC芯片设计中的关键技术。本文的创新点在于完整而清晰地呈现了JTAG芯片的整个设计流程,对于以后其他ASIC芯片设计有很好的实用价值和指导意义。

论文目录

• 致谢
• 中文摘要
• ABSTRACT
• 1 引言
• 1.1 课题的背景和意义
• 1.2 边界扫描的基本思想
• 1.3 边界扫描的优势和应用前景
• 1.4 论文结构安排
• 2 边界扫描技术和IEEE1149.1标准
• 2.1 边界扫描技术的基本原理
• 2.2 边界扫描设备的硬件结构和IEEE1149.1标准
• 2.3 测试存取通道TAP
• 2.4 TAP控制器
• 2.5 指令寄存器IR
• 2.6 测试数据寄存器组
• 2.7 JTAG指令简介
• 3 ASIC设计方法与HDL技术
• 3.1 ASIC设计方法
• 3.2 HDL技术
• 4 基于Verilog的JTAG软核设计与验证
• 4.1 JTAG模块划分
• 4.2 JTAG软核的基本结构
• 4.3 JTAG的RTL级模型设计要求
• 4.4 JTAG软核的Verilog模型
• 4.5 JTAG软核的验证
• 4.5.1 功能仿真
• 4.5.2 综合及时序仿真
• 5 逻辑综合
• 5.1 逻辑综合概述
• 5.2 ASIC逻辑综合过程
• 5.3 逻辑综合后仿真
• 6 版图设计
• 6.1 基于标准单元的版图设计方法
• 6.2 自动布局布线
• 6.2.1 自动布局布线流程
• 6.2.2 布局
• 6.2.3 布线
• 6.3 JTAG的版图实现
• 6.3.1 JTAG版图
• 6.3.2 时序分析
• 6.4 版图验证
• 6.5 后仿真
• 7 结论
• 参考文献
• 附录
• 作者简历
• 学位论文数据集