高速数传中LDPC译码器的研究与实现

论文摘要

低密度奇偶校验码(LDPC码)以其自然并行的译码算法和优异的纠错性能,近十几年来受到海内外众多研究学者的极大关注。本文主要研究了LDPC码译码器的编译码算法和译码器的硬件设计和实现。本文首先对LDPC码的基本概念和编译码算法进行了研究,重点研究了置信度传播译码算法和由其简化的最小和算法及改进的最小和算法,并提出了一种动态补偿最小和译码算法。其次,重点研究了应用于高速数据传输的准循环LDPC码译码器的设计。在译码器的设计中,为了避免/减轻大量存储器的访问冲突,通过采用码变换的方式,将准循环码转换成为块准循环或近似块准循环LDPC码。同时,提出了一种可以提高译码器吞吐量的方法。最后,完成了(8176,7154)LDPC码译码器各功能模块的优化和实现,包括数据输入输出控制、变量节点单元模块、校验节点单元模块、数据存储模块,并使译码器的数据吞吐量可以达到800Mbps。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题背景
• 1.2 LDPC 码的研究现状
• 1.3 论文研究的主要内容及结构安排
• 第二章 LDPC 码编译码的基本原理
• 2.1 LDPC 码基础
• 2.1.1 线性分组码
• 2.1.2 LDPC 码及其图模型
• 2.1.3 规则LDPC 码和不规则LDPC 码
• 2.2 LDPC 码的编码算法
• 2.2.1 传统编码算法
• 2.2.2 全下三角形式的编码算法
• 2.2.3 基于近似下三角矩阵的编码
• 2.3 LDPC 码的译码算法
• 2.3.1 比特翻转译码算法
• 2.3.2 置信度传播译码算法
• 2.3.3 最小和译码算法及其改进算法
• 2.4 基于最小和算法的动态补偿译码算法
• 2.5 本章小结
• 第三章 高速数传系统中LDPC 译码器的关键技术
• 3.1 LDPC 码的选择
• 3.2 准循环LDPC 码
• 3.2.1 准循环LDPC 码的定义
• 3.2.2 准循环LDPC 码的构造
• 3.2.3 准循环LDPC 码的变换
• 3.3 准循环LDPC 码译码器的设计
• 3.3.1 数据输入输出模块
• 3.3.2 消息存储
• 3.3.3 校验节点单元
• 3.3.4 变量节点单元
• 3.3.5 行列重排
• 3.4 吞吐量的计算及其提高方法
• 3.4.1 吞吐量
• 3.4.2 通过提高硬件使用率提高吞吐量
• 3.4.3 通过降低迭代次数提高吞吐量
• 3.5 本章小结
• 第四章 高速LDPC 译码器的FPGA 实现与性能分析
• 4.1 译码器设计与实现的软硬件平台
• 4.1.1 软件工具
• 4.1.2 硬件平台
• 4.2 CCSDS 推荐的LDPC 码
• 4.3 8PSK 调制解调与量化
• 4.4 译码器的硬件实现
• 4.4.1 数据输入输出控制
• 4.4.2 数据存储
• 4.4.3 校验节点单元的实现
• 4.4.4 变量节点单元的实现
• 4.5 译码器的实现结果及性能测试
• 4.5.1 译码器的实现结果
• 4.5.2 译码器误码性能测试
• 4.6 本章小结
• 结束语
• 致谢
• 参考文献
• 作者在学期间取得的学术成果
• 附录A （8176，7154）LDPC 码校验矩阵中循环矩阵参数
• 附录B （8176，7154）LDPC 码生成矩阵中循环矩阵参数