10位100MSPS CMOS折叠内插式A/D转换器设计

论文摘要

研究和发展高速、低功耗、面积小的模数转换器IP核对于系统芯片(SOC)设计具有非常重要的意义。折叠内插式ADC由于在速度、功耗和芯片面积等方面具有良好的特性而成为一个研究的热点。本文采用折叠内插结构，设计了一款基于标准CMOS工艺、1.8V电源电压、10位分辨率、100MS/s采样速率的高速ADC。由于折叠结构固有的倍频效应、较大的输入失调等限制因素，需要在折叠率和内插率的选择上进行合理的折衷，本文选择了3*3的级联折叠结构来实现9倍的折叠率，并在折叠过程中多次使用*2内插和*4内插。此外，本文还引入流水线技术和失调平均技术来克服折叠结构非理想因素的影响。由于流水线技术的使用，各级可以独立在各自的时钟相内完成工作，大大放宽了对折叠器，比较器等的带宽要求，而且流水线技术所需的非交叠时钟使得失调消除、分布式采样等技术可以被采用。本文采用SMIC0.18μm1P6M CMOS工艺，对电路进行了物理版图的实现，整个ADC有效芯片面积约为1.6mm*1.6mm。在1.8V电源电压、100MS/s采样速率、50MHz正弦波输入下进行仿真，ADC的SNDR达到56.79dB，SFDR达到68.21dB，ENOB为9.1，功耗为120mW。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 概述
• 1.2 高速高精度模数转换器的应用
• 1.2.1 数字示波器
• 1.2.2 调制解调器
• 1.2.3 液晶显示驱动（LCD）
• 1.3 模数转换器的发展趋势
• 1.4 论文的主要工作
• 第二章 高速ADC概述
• 2.1 模拟信号的数字处理
• 2.1.1 ADC工作原理
• 2.1.2 采样过程
• 2.1.3 量化过程
• 2.1.4 理想ADC的信噪比
• 2.1.5 编码
• 2.2 ADC性能参数
• 2.2.1 静态参数
• 2.2.2 动态参数
• 2.3 高速ADC简介
• 2.3.1 Flash ADC
• 2.3.2 两步式（Two-step）ADC
• 2.3.3 流水线式（Pipeline）ADC
• 2.3.4 折叠式（Folding）ADC
• 2.4 本章小结
• 第三章 折叠内插ADC基本原理
• 3.1 折叠技术
• 3.1.1 折叠思想
• 3.1.2 基本电路实现
• 3.1.3 过零点检测
• 3.1.4 流水级联折叠
• 3.2 内插技术
• 3.2.1 电阻内插原理
• 3.2.2 电阻内插的误差分析
• 3.2.3 电阻内插与滑动内插结合
• 3.3 本章小结
• 第四章 折叠内插ADC的系统分析与设计
• 4.1 折叠率与系统面积功耗
• 4.2 折叠率与系统的静态性能
• 4.2.1 折叠率与输入失调
• 4.2.2 折叠率与折叠电路的线性度和增益
• 4.3 折叠率与系统的动态性能
• 4.3.1 折叠率与倍频效应
• 4.3.2 折叠率与输出寄生负载
• 4.4 系统性能改善措施
• 4.4.1 3*3 级联折叠
• 4.4.2 级间分布式采样保持
• 4.4.3 失调平均技术
• 4.5 系统总体结构
• 4.6 本章小结
• 第五章 电路模块设计
• 5.1 采样保持电路
• 5.2 预防大阵列
• 5.3 参考电压电阻网络
• 5.4 折叠电路和级间分布式采样保持电路
• 5.5 比较器电路
• 5.6 编码电路和误差校正电路
• 5.7 本章小结
• 第六章 整体仿真与版图实现
• 6.1 整体仿真
• 6.2 版图实现
• 6.2.1 版图设计考虑
• 6.2.2 电路版图
• 6.3 本章小结
• 第七章 总结与展望
• 7.1 总结
• 7.2 工作展望
• 致谢
• 参考文献
• 研究成果